ÉCOLE POLYTECHNIQUE
DE MONTRÉAL
GROUPE DE RECHERCHE EN
MICROÉLECTRONIQUE
RAPPORT ANNUEL
2002 - 2003
DÉCEMBRE 2003
TABLE DES MATIÈRES
REMERCIEMENTS................................................................................................................................................................. 4
INTRODUCTION.................................................................................................................................................................... 4
COLLABORATIONS EN
2002-2003................................................................................................................................. 4
OBJECTIFS DU GRM............................................................................................................................................................ 5
COMPOSITION DU GROUPE............................................................................................................................................. 5
Liste des membres réguliers................................................................................................................................. 5
Liste des membres associés................................................................................................................................... 6
Liste des chercheurs post doctoraux
et autres professionnels............................................... 6
PROGRAMME DE RECHERCHE
EN VLSI....................................................................................................................... 6
Domaines.......................................................................................................................................................................... 6
Activités des membres réguliers...................................................................................................................... 6
Activités du professeur Savaria...................................................................................................................... 7
Activités du professeur Audet.......................................................................................................................... 8
Activités du professeur Bois............................................................................................................................... 9
Activités du professeur Boyer......................................................................................................................... 10
Activités du professeur Brault...................................................................................................................... 11
Activités du professeur Khouas..................................................................................................................... 12
Activités du professeur Maciejko................................................................................................................. 13
Activités du professeur Martel..................................................................................................................... 14
Activités du professeur Sawan...................................................................................................................... 15
ÉTUDIANTS AUX CYCLES
SUPÉRIEURS..................................................................................................................... 16
Étudiants récemment inscrits........................................................................................................................ 18
Titres des projets et diplômes en
cours de chaque étudiant...................................................... 19
Description détaillée des projets
d'étudiants...................................................................................... 23
SUBVENTIONS ET
CONTRATS.................................................................................................................................... 122
Subventions, contrats et conventions
de recherche individuelles..................................... 122
Subventions, contrats et conventions
de recherche de groupe............................................. 124
ÉQUIPEMENT PRÊTÉ PAR LA SCM (WWW.CMC.CA)
AU GRM ET À LA POLYTECHNIQUE....................... 127
ÉQUIPEMENT APPARTENANT
AU GROUPE (www.GRM.polymtl.ca)...................................................... 128
NanoRobotique........................................................................................................................................................ 129
LOGICIELS........................................................................................................................................................................ 130
PUBLICATIONS ET
RÉALISATIONS.......................................................................................................................... 131
Articles de revues acceptés pour
publication.................................................................................... 131
Articles de revues
publiés de septembre 2002 à août 2003............................................................ 131
Articles de revues publiés de
septembre 2001 à août 2002.............................................................. 131
Articles de revues publiés de
septembre 2001 à août 2002 (suite)............................................... 132
Articles de conférence de septembre
2002 à août 2003..................................................................... 132
Articles de conférence de septembre
2002 à août 2003 (suite)..................................................... 133
Articles de conférence de septembre
2002 à août 2003 (suite)..................................................... 134
Articles de conférence de septembre
2002 à août 2003 (suite)..................................................... 135
Articles de conférence de septembre
2001 à août 2002..................................................................... 135
Articles de conférence de septembre
2001 à août 2002 (suite)..................................................... 136
Articles de conférence de septembre
2001 à août 2002 (suite)..................................................... 137
AUTRES
PUBLICATIONS (invitation)................................................................................................................... 137
AUTRES
PUBLICATIONS (invitation) (suite)................................................................................................... 138
CHAPITRE DE LIVRES.................................................................................................................................................... 138
BREVETS............................................................................................................................................................................. 138
INDEX DES AUTEURS...................................................................................................................................................... 139
Nous désirons remercier tous les membres du GRM (Groupe de Recherche en Microélectronique) professeurs et étudiants pour l’effort et l’attention qu’ils ont accordés afin de compléter leurs parties du présent rapport. Nos remerciements s’adressent aussi à madame Ghyslaine Éthier Carrier pour son excellent travail de secrétariat afin de produire ce rapport et à Réjean Lepage pour sa collaboration à sa diffusion sur le WEB. Soulignons aussi la contribution financière de la direction des études supérieures et de la recherche.
Le
Groupe de Recherche en Microélectronique (GRM) de l’École Polytechnique de
Montréal a poursuivi sa progression sur
plusieurs fronts. Le présent document
décrit ses objectifs, la composition du groupe, les subventions et contrats
obtenus, les équipements et outils qu’il possède et les publications et
principales réalisations récentes.
Pendant l’année 2002 – 2003, 116 étudiants inscrits à la maîtrise ou au
doctorat, professionnels et techniciens ont participé aux travaux de recherche
du groupe, sous la direction de différents professeurs du GRM et en
collaboration avec des collègues des milieux universitaire et industriel. Les membres du groupe ont connu des succès
importants aux programmes de subvention du Conseil de Recherche en Sciences
Naturelles et en Génie du Canada (CRSNG) et auprès du Fonds Québécois de la
recherche sur la nature et les technologies
(NATEQ). Ainsi qu’au programme de Recherche Orientée en
Microélectronique, platonique et télécommunication. Ils ont participé à trois
projets réalisés dans le cadre de Micronet, le centre d’excellence en
Microélectronique et ST-Microélectronique. Citons aussi les projets réalisés
avec des partenaires industriels, Gennum, Hyperchip, LTRIM, PMC-Sierra,.
Victhom. Le groupe vise un équilibre entre les recherches orientées et les
recherches académiques, les premières influençant grandement les orientations
développées dans les dernières. Nous
croyons fermement qu’il s’agit là d’un gage de pertinence et de qualité des
travaux et des orientations prises par le groupe.
L’année 2002 - 2003 a été marquée par plusieurs faits saillants, notamment les collaborations entre les membres du GRM et des chercheurs d’autres groupes et centres de recherche. Soulignons à titre d’exemple la collaboration entre les professeurs, Savaria, Badia, (Université de Montréal) Desjardins et Rochefort (nanoélectronique), Savaria, Bois et Aboulhamid de l’Université de Montréal (vérification); Savaria et Cherkaoui (configuration et vérification de routeurs réseau), Savaria, Desjardins et Rochefort, (nanoélectronique), Savaria, Gagnon et Thibeault (architecture de multiégaliseurs), Savaria et Meunier (technologie de calibration par laser de circuits analogiques), Savaria et Thibeault de l’École de Technologie Supérieure (Méthode de test et conception de systèmes WSI); Savaria et Wang de Concordia (conception d’un circuit tolérant aux pannes et conception d’un convertisseur A/D virgule flottante), Sawan, Gagnon, Savaria, Wang, (Mise en œuvre de convertisseurs analogique à numérique performants), Sawan et Boukadoum de l'UQAM (circuits à ultrasons), Sawan et Roberts de McGill (convertisseurs rapides), Sawan et El-Gamal (circuits à fréquences radio). De plus, R. Maciejko travaille sur la modélisation et la caractérisation des lasers à semi-conducteurs avec R. Leonelli, Université de Montréal, sur l’étude de la Photoluminescence de mono structures avec D. Morris, Université de Sherbrooke et de la Photoluminescence résolue en temps et échantillonnage électro-optique. Notons la collaboration avec plusieurs membres du centre PolyGrames, notamment les professeurs Savaria et Laurin (interconnexions de circuits VLSI à très haute vitesse), Sawan et Ghannouchi (Applications des circuits DSPs en micro-ondes), Sawan et Meunier (microélectrodes). Ajoutons que sur le plan de la mise en œuvre de dispositifs microélectroniques médicaux, le professeur Sawan collabore avec le Dr M. Elhilali de l’Université McGill (implant urinaire),le Dr F. Bellemare de l’Université de Montréal (cathéter oephagien), le Dr D. Guitton de l’Université McGill (implant visuel cortical) et le Dr J. Faubert de l’École d’optométrie de l’Université de Montréal (capteurs optiques). Enfin, notons que les professeurs Martel, Meunier, Savaria et Sawan sont titulaires de Chaires du Canada.
Tel que défini par ses statuts, le Groupe de Recherche en Microélectronique a pour objectif général de «promouvoir et regrouper les activités de recherche en Microélectronique à l’École Polytechnique de Montréal».
Plus spécifiquement, le Groupe de Recherche en Microélectronique poursuit les objectifs suivants :
· Regrouper dans une entité visible et identifier les chercheurs qui œuvrent dans des secteurs reliés à la Microélectronique;
· Offrir aux chercheurs en Microélectronique un lieu de communication et d’échange en vue de promouvoir et de faciliter la collaboration et le travail en équipe;
· Assurer le bon fonctionnement des laboratoires du GRM;
· Faciliter l’accès à la technologie Microélectronique aux autres chercheurs de l’École et de l’extérieur de l’École susceptible d’en profiter.
Ces objectifs n’ont pas été modifiés depuis la constitution officielle du groupe.
Le Groupe de Recherche en Microélectronique relève du directeur du département de génie électrique et se compose des membres réguliers, membres associés et d’autres professionnels et chercheurs:
·
Dr Yvon Savaria:
professeur titulaire au département de génie électrique, titulaire d’une chaire
de recherche du Canada en Conception de systèmes microélectroniques intégrés,
directeur du Groupe de Recherche en Microélectronique, responsable
administratif du laboratoire de VLSI. Il
s’intéresse à la méthodologie du design des systèmes intégrés, aux problèmes de
tolérance aux pannes et de testabilité, à la conception et la vérification des
systèmes sur puce (SOC), à la conception des circuits numériques, analogiques
et mixtes et aux applications de ces technologies.
·
Dr Yves Audet: professeur adjoint au département de génie
électrique, ses travaux de recherche portent sur les circuits intégrés
analogiques, les capteurs d’images CMOS et les interconnections photoniques
pour système VLSI.
·
Dr Guy Bois: professeur
agrégé au département de génie informatique qui s’intéresse à la conception des
systèmes embarqués, plus particulièrement à leurs spécification, modélisation,
partitionnement logiciel/matériel, synthèse, vérification fonctionnelle et
prototypage.
·
Dr François Raymond Boyer: professeur adjoint au département
de génie informatique qui s’intéresse
aux architectures et méthodes de conception des circuits VLSI. Il s’intéresse notamment à l’optimisation des
systèmes exploitant des horloges multiphase.
·
Dr Jean-Jules Brault:
professeur
au département de génie électrique et directeur du Laboratoire de Réseaux
Neuronaux (LRN), qui s’intéresse aux diverses architectures et applications des
machines neuronales, virtuelles ou électroniques, de même qu’au développement
de leurs algorithmes d’apprentissage.
·
Dr Abdelhakim Khouas: professeur
adjoint au département de génie électrique dont les domaines de recherche
portent sur le test et la conception en vue du test (chemin de SCAN, BIST,
JTAG) des circuits intégrés numériques, analogiques et mixtes, le développement
d’outils de CAO pour la microélectronique, le prototypage de systèmes
numériques et la synthèse sur FPGA.
·
Dr Sylvain Martel: professeur adjoint au département de génie
informatique et titulaire d’une chaire de recherche du Canada dont le domaine
de recherche est principalement la conception de micro et nano systèmes
électromécaniques, incluant la nanorobotique pour les applications au niveau
moléculaire et atomique en touchant plusieurs aspects comme l’instrumentation,
l’électronique, les ordinateurs et ainsi que les systèmes reconfigurables. En nanorobotique, nous exploitons les
découvertes fondamentales en nano sciences par la conception de nanorobots
capable de travailler au niveau du nanomètre pour créer de nouveaux systèmes,
produits et applications.
·
Dr Mohamad Sawan:
professeur titulaire au département de génie électrique et détenteur d’une
chaire de recherche du Canada sur les
dispositifs médicaux intelligents, qui s’intéresse à la conception et la
réalisation de circuits mixtes (numériques, analogiques, optiques et RF) et à
leurs applications dans les domaines industriel (communication sans fil) et
biomédical, (stimulateurs et capteurs sensoriels)
·
Dr David Haccoun: professeur
titulaire au département de génie électrique qui dirige des projets de
recherche sur la méthodologie de conception de codeurs-décodeurs complexes, y
compris l’impact de l’intégration en VLSI.
Il collabore avec MM Savaria et Sawan sur l’implantation de
codeurs-décodeurs.
·
Dr Romain
Maciejko: professeur titulaire au département de
génie physique, dont le domaine de recherche porte sur l’étude et la
réalisation de dispositifs optoélectroniques intégrés.
·
Dr Michel Meunier:
professeur titulaire au département de génie physique et titulaire d’une chaire
de recherche du Canada en
micro-ingénierie et nano-ingénierie des matériaux par laser. Il effectue des projets de recherche sur les
procédés pour la microélectronique, plus spécifiquement sur l’utilisation de
lasers dans la fabrication de couches minces et la modification de
matériaux. Il collabore avec Yvon
Savaria sur la restructuration et la calibration par laser pour la
microélectronique et avec Mohamad Sawan sur les micro-électrodes.
·
M. Ali Awada chercheur
postdoctoral
· M. Marc Belleau associé de recherche
· M. Aissa Boudjella associé de recherche
· M. Stéphane Boyer associé de recherche
· M. Bogdan Nicolescu chercheur postdoctoral
De plus, les personnes suivantes collaborent aux travaux du groupe à divers titres:
· M. Réjean Lepage: technicien et chef d’équipe du laboratoire GRM.
· M. Martin Paré: technicien du laboratoire GRM.
· M. Alexander Vesey technicien du laboratoire GRM
Ces personnes forment le Groupe de Recherche en Microélectronique de l'École Polytechnique, dont la reconnaissance officielle par l’École démontre la priorité que celle-ci accorde au domaine de la Microélectronique.
Les programmes de recherche et de formation de chercheurs en VLSI de l’École Polytechnique recouvrent les sous secteurs suivants;
· La technologie VLSI en elle-même, y compris les problèmes de test et de tolérance aux pannes et aux défectuosités;
· Les applications, surtout en télécommunications, en traitement des signaux et des images, en algorithmes et architectures parallèles, et en biomédical par la réalisation de micro stimulateurs implantables;
· Les logiciels de synthèse, de conception et de test assistés par ordinateur;
· Les dispositifs électroniques et électro-optiques, ainsi que les technologies de fabrication.
La description détaillée de notre programme de recherche débute sur une synthèse par chaque membre de ses activités au sein du GRM.
Il conduit des recherches selon deux grands axes: l’élaboration de méthodes de conception et l’utilisation des technologies microélectroniques dans des applications spécifiques. Le premier axe englobe des travaux sur les méthodes de conception de circuits à haute vitesse, de circuits de synthèse d’horloge, la conception de circuits analogiques précis, les plates-formes SOC et la vérification des systèmes électroniques. Il englobe aussi les techniques d’autotest et de tolérance aux pannes et aux défectuosités. Le second axe couvre des thèmes divers comme la conception d’un estimateur de fréquence, la conception de systèmes de radio configurable, la conception de décodeurs convolutionnels, la conception d’une plate-forme SOC pour la réalisation de processeurs réseau et de systèmes de traitement vidéo, la réalisation de circuits de synthèse d’horloge, la conception de circuits analogiques précis et la mise en œuvre de processeurs spécialisés. Plusieurs de ces travaux sont réalisés en collaboration avec d’autres chercheurs. La suite reprend chacun de ces thèmes en élaborant brièvement.
Nos travaux sur les méthodes de conception explorent diverses architectures pour la synthèse d’horloge exploitant des accumulateurs de phase qui commandent la sélection de phases dérivées d’une horloge de référence à l’aide de lignes à délais. Ils portent aussi sur l’exploration d’une nouvelle architecture de PLL qui découple les caractéristiques de capture et de maintien. Du côté des circuits analogiques précis, nous explorons les architectures des références de tension, celles des comparateurs de phase précis et sans zone morte de même que nous explorons les architectures de convertisseurs A/D applicables aux systèmes vidéo de haute performance. Nos recherches portent notamment sur la possibilité de calibrer ces circuits par la création locale de résistances de valeurs programmables.
Nous explorons la notion de plate-forme SOC comme façon de développer efficacement des circuits dérivés pour une classe d’application. Une telle plate-forme est composée de modules paramétrables, réutilisables et compatibles entre eux qui forment la base d’une architecture flexible pour la classe d’application ciblée.
En ce qui a trait aux méthodes de vérification, nous explorons le potentiel des langages de vérification (HVL) et des méthodes qui y sont associées. Nous avons expérimenté la méthode de création de banc d’essai suivant une approche de programmation par aspect et nous explorons la possibilité d’assister la création d’aspects couverture et de vérificateur d’assertion qui consomment beaucoup de temps dans la phase de vérification. Nous explorons aussi une méthode pour déterminer l’ordre le plus efficace pour vérifier un système composé de plusieurs modules et une méthode pour analyser une spécification de haut niveau afin d’y détecter les contradictions et les situations pour lesquelles le comportement n’est pas spécifié.
En ce qui a trait aux techniques de tolérance aux pannes, nous les explorons dans le cadre d’un projet qui vise à détecter les pannes transitoires par des méthodes logicielles.
Dans le cadre de cet axe, nous explorons un ensemble d’applications. Une des applications étudiée est l’estimation en temps réel de la fréquence d’un signal radar. Cette application permet d’explorer les méthodes de dimensionnement automatique des chemins de données.
Nous explorons les architectures possibles pour la mise en œuvre des systèmes de traitement vidéo et nous appliquons la méthode de dimensionnement automatique afin de produire des implémentations valides Ce projet sert de véhicule pour appliquer et raffiner les notions de plate-forme SOC. Le projet intéresse la société Gennum.
Nous travaillons aussi à développer des mécanismes d’interconnexion intrapuce de type Network on Chip (NoC), des bus de haute performance compatibles à la norme AMBA et des mécanismes d’interconnexion interpuce adaptés du Hypertransport.
Les activités du professeur Audet sont reliées aux capteurs photoniques, fabriqués en procédé CMOS, visant deux champs d’applications spécifiques soient : les capteur d’images intégrés et les détecteurs photoniques de haute performance pour système VLSI à interconnections optiques.
1.
Les
capteurs d’images CMOS
Ce programme de recherche adresse la problématique de conception et de fabrication de capteurs d’images CMOS de grande surface, qui permettrait d’obtenir une caméra numérique de résolution spatiale comparable à celle d’une caméra avec pellicules chimiques photosensibles. On vise un capteur ayant une matrice de pixel de 36 x 24 mm de surface pour atteindre la compatibilité avec la gamme des lentilles développées pour la photographie SLR 35 mm.
Outre la réalisation d’un capteur d’images de grande surface, les techniques de conception de pixels redondants avec autocorrection développées sont aussi utiles à la réalisation de capteurs d’images employés dans des environnements hostiles comme l’espace, les mines, les réacteurs nucléaires, …etc., là où une caméra peut-être exposée à des radiations, des températures et des pressions extrêmes pouvant endommager le capteur. Ainsi, les propriétés d’autocorrection de l’architecture redondante permettront à la caméra de transmettre des images plus longtemps dans ces milieux hostiles où le remplacement et la réparation sont difficiles, voire impossibles.
2.
Les
détecteurs photoniques
Ici on s’intéresse au développement de technique de propagation de signaux par modulation photonique, tant sur un même circuit intégré qu’entre puces d’un même système, de façon à éliminer les interconnections métalliques critiques qui limitent la performance des systèmes. Des taux de propagation supérieurs à 1 Gb/s sont visés.
Bien que la recherche sur les interconnections photoniques ait favorisé jusqu’à maintenant les dispositifs III-V pour la conversion de signaux électriques à signaux photoniques, la diminution constante de la taille des structures fabriquées sur technologie CMOS pourrait avantager les dispositifs photoniques au silicium notamment au niveau des photos détecteurs. Avec la diminution de la taille des structures, les capacités parasites des composants actifs diminuent également de sorte qu’un faisceau lumineux de moindre énergie est requis pour activer une cellule photo-détectrice au silicium et une réponse plus rapide peut être obtenue. Les avantages d’un photo détecteur au silicium pouvant être intégrés à même une puce VLSI sont considérables, même si les performances sont moindres qu’un photo-détecteur en technologie III-V. Citons entre autre la simplicité du procédé de fabrication CMOS comparé aux technologies hybrides III-V – CMOS et l’élimination des circuits liés à l’intégrité des signaux d’horloge en amplitude et en phase, tels que les répétiteurs et les circuits de verrouillage de phase (PLL). À l’heure actuelle, dû aux problèmes de délais associés aux interconnections métalliques, il est de plus en plus difficile d’assurer la synchronisation entre les différents modules d’un système VLSI, de sorte que les techniques de propagation de signaux asynchrones sont maintenant envisagées pour relier des modules sur une même puce, ajoutant à la complexité du système. Les interconnections photoniques assureront la performance des systèmes VLSI sans ajouter à leurs complexités.
Le professeur Bois conduit des recherches dans le domaine de la Microélectronique, principalement dans le domaine du co-design et de la co-synthèse conjointe logiciel/matériel pour systèmes embarqués.
De nos jours, les systèmes embarqués sont de plus en plus présents dans les produits industriels et commerciaux : contrôleur d’injection d’une voiture, robot industriel, téléphone cellulaire, etc. Afin de concevoir ces systèmes de plus en plus complexes, l’ingénieur doit avoir recours à l’utilisation conjointe de processeurs d’usage général, dont les performances atteignent aujourd’hui des niveaux très élevés, et de circuits spécialisés chargés de la réalisation de fonctions spécifiques. De plus, la concurrence sur les produits et les services, impose à tous, la sévère loi du time to market, qui impose de réduire fortement le temps alloué au développement. La situation de ces défis impose donc une approche d’ingénierie simultanée du logiciel et du matériel, nommé co-design.
Le professeur Bois travaille au développement de méthodes modernes de conception et de vérification conjointe logiciel/matériel. Plus particulièrement, ses travaux visent à solutionner quatre problèmes importants:
1. Des outils permettent la spécificaiton et la modélisation d’un système embarqué avec des langages niveau système (e.g. SystemC). En particulier, nous sommes à développer une plate-forme à haut niveau nommé SPACE (SystemC Partioning of Architectures for Co-design of Embedded Systems). À partir d’une spécification entièrement décrite en SystemC, SPACE permet la simulation et l’estimation de performance au niveau transactionnel, afin de faciliter l’exploraiton architecturale et le partitionnement logiciel/matériel.
Également nous travaillons à l’exploration architecturale de processeurs réseaux utilisant un jeu d’instruction configurable (processeur XTensa de Tensilica) et au développement de réseaux intégrés sur pucedans un environnement logiciel/matériel multiprocesseur. Ici, le travail est effectué en collaboratin avec la société STMicroélectronique et est réalisé sur leur plate-forme nommé StepNP.
2. Finalement, toutes ces plates-formes permettent le raffinement graduel de la spécificaiton afin d’implémenter le système. En terme de plate-forme pour l’implémentation, nous travaillons au développement d’architectures parallèles à base de FPGA. En particulier, une mèche 2D basée sur le Virtex-II Pro (2VP30) de la société Xilinx est en cours de développement. Chaque élément de calcul est une carte compatible PCI composée de quatre connexions Gigabit Ethernet link (1000 BaseT).
3. Notre effort de réutilisation se fait principalement au niveau des standards de bus. Nous travaillons à la conception d’un bus-sur-puce générique, paramétrisable, permettant plusieurs maîtres et plusieurs esclaves. Nous travaillons également à la génération d’adapteurs. Les protocoles utilisés sont l’AHB de AMBA, OCP de Sonics et CoreConnect de IBM.
4. Nous nous intéressons aux méthodes pour faire la vérification fonctinnelle des systèmes embarqués. Plus précisément, nos projets de recherche s’intéressent aux problèmes d’assertions et de couverture de code à partir d’une description haut niveau. En particulier, nous explorons les (nouveaux) langages (standard) tels que e et PSL.
Les principaux partenaires industriels qui collaborent à ces différents projets sont Amirix, STMicroélectronique et PMC Sierra, alors qu’au niveau universitaire les principaux collaborateurs sont les professeurs Aboulhamid (DIRO de l’Université de Montréal, ainsi que Boyer et Savaria de l’École Polytechnique.
Le professeur Boyer conduit des recherches incluant les domaines de la microélectronique, de la compilation et du traitement de signal. Plus spécifiquement, il s’intéresse au design, à synthèse et à l’optimisation des systèmes conjoints logiciel/matériel dédiés, ainsi qu’au développement d’architectures prenant partie d’un nouveau type d’horloge.
L’horloge à période variable est un concept nouveau, découlant de ses recherches au doctorat, qui pourrait avoir une grande influence sur notre manière de voir les circuits synchrones par rapport aux circuits asynchrones ainsi qu’avoir des nouvelles applications. L’idée est de permettre de moduler la longueur des cycles d’horloges pour pouvoir suivre précisément un ordonnancement. Cet ordonnancement peut être fait à l’avance mais aussi à l’exécution, pour pouvoir traiter de manière optimale les expressions conditionnelles et pour pouvoir tenir compte de d’autres facteurs qui ne sont pas connus lors de la compilation (ou synthèse). À l’exception des circuits asynchrones, les circuits ont présentement une horloge fixe qui limite la possibilité d’ordonnancement. Pour obtenir le meilleur ordonnancement possible, il faut relâcher les contraintes de l’horloge et ce nouveau type d’horloge permet beaucoup plus de flexibilité.
La conception de systèmes dédiés demande à la fois de déterminer la structure matérielle et le logiciel devant s’exécuter sur ce matériel. Une approche conjointe logicielle/matérielle est nécessaire pour la conception et l’optimisation d’un tel système. Pour des systèmes dédiés, les outils doivent permettre la spécialisation (paramétrisation) des composantes. Puis la partie logicielle doit être compilée pour une architecture parallèle possiblement hétérogène (avec des processeurs de plusieurs types différents) et comportant des instructions spéciales. Ses recherches se situent sur différents plans, dont l’automatisation de la séparation logiciel/matériel, la compilation parallélisante pour un système hétérogène configurable, une diminution du temps associé à l’assemblage et test du système, pour un temps de mise en marché minimum.
Application au traitement audio :
Traitement de signal et isolation de la voix dans des prothèses auditives numériques
Le domaine de la prothèse auditive numérique est en expansion, dû au fait que la miniaturisation des processeurs le permet mais aussi au fait que la demande en prothèses auditives augmente (la population vieillit) et que les gens recherchent une qualité supérieure. Des études montrent que l’utilisation de plusieurs microphones est présentement la méthode qui a le plus de succès pour augmenter la discrimination des sons et améliore l’intelligibilité. Par contre, le traitement fait sur ces sources pourrait être amélioré. L’idée du traitement en étude est de faire une analyse de phase, en utilisant des FFT sur les différentes sources, pour réduire les bruits de l’environnement par rapport à la voix venant de l’avant. Le circuit complet de traitement, avec entrée analogique, traitement numérique et sortie analogique ainsi qu’une source électrique, doit être très petit et avoir une faible consommation d’énergie pour avoir une bonne autonomie. Pour ces raisons, un système sur puce («System on Chip» ou SoC) mixte numérique/analogique sera développé.
Les principaux partenaires qui collaborent sur ces recherches sont le professeur E.M. Aboulhamid (Diro, Université de Montréal), sur l’algorithme, la simulation et la vérification, le professeur Y. Savaria (génie électrique, École Polytechnique), sur le côté matériel, le professeur G. Bois (génie informatique, École Polytechnique), dont le domaine de recherche est la conception de systèmes embarqués (dédiés), le professeur A. Saucier (mathématiques, École Polytechnique), sur l’analyse et le traitement de signal.
Les partenaires industriels sont: STMicrelectronics (systèmes dédiés pour les traitements réseaux) et ACE (compilation reciblable).
Le professeur Brault dirige le LRN (Laboratoire de Réseaux Neuronaux.) Ses recherches visent plus spécifiquement à l’application les algorithmes d’apprentissage (AA) à des problèmes d’inférence sur des données expérimentales en utilisant des machines neuronales (MN), virtuelles ou électroniques. Le champ d’application des AA/MN est très vaste puisque les MN sont des approximateurs universels utilisés tant en classification, en régression qu’en estimation de fonction de densité. D’autre part, vu l’homogénéité des traitements réalisés par les MN, ils peuvent être intégrés relativement aisément sur des circuits électroniques.
Les principales difficultés que l’on rencontre dans le design de ces machines proviennent du fait qu’elles sont habituellement adaptées itérativement et que l’information est massivement distribuée dans les interconnexions ru RN. Parmi ces difficultés, notons, quel type de neurones utilisés (déterministes ou stochastiques, modèle de McCulloch-Pitts ou Hodgkin-Huxley), combien de neurones (capacité à capter au problème) quel type d’interconnexions (avec ou sans récurrence), quel paradigme/loi d’apprentissage (supervisé ou non, correction d’erreurs, minimisation d’entropie, etc.), quelle fonction de coût minimisé, etc. Tous ces «hyperparamètres» doivent évidemment condurie à la conception d’une machine capable de bien généraliser (intrapoler ou extrapoler) à partir de nouvelles données.
Les MN qui retiennent particulièrement notre attention sont les RN stochastiques causaels (réseaux bayesiens). Ce type de système comporte habituellement un très grand nombre de variables stochastiques et les techniques d’optimistion comme le recuit simulé, sont souvent jugées inutilisables à cause des temps de calcul ou de la mémoire requise pour leur mise en œuvre. En effet, pour valider un réseau bayesien, on doit générer un très grand nombre de cas (vecteurs de tests) en fonction d’une distribution de probabilité multi variables. On se frappe alors au problème de la «malédiction de la dimensionnalité». Une modification possible est l’ajout d’aspects déterministes dans le processus d’optimisation conduisant par exemple au recuit déterministe RD (Deterministic Annealing).
Concernant les aspects électronqiues de ces projets, nous étudions les différents aspects du recuit déterministe (RD) afin de les appliquer en temps réel à l’aide de circuits électroniques mixtes. Nous étudions également la conception de circuits échantillonneurs en fonction d’une distribution de probabilité d’un espace approximé par un ensemble fini de vecteurs obtenus préalablement par RD. Finalement, nous modifions les circuits logiques traditionnels, pour les rendre probabilistiques.
Le professeurs Brault collabore entre autre avec deux professeurs du GRM soit Mohamad Sawan (implant dans l’aire cortical de la vision: valider un modèle informatique de réseaux biologiquement réalistes) et Yvon Savaria (étudier une application possible de l’informatique quantique aux réseaux de neurones probabilistes).
Le professeur Khouas conduit des activités de recherche dans le domaine de la microélectronique, et principalement dans le domaine de la conception en vue du test « Design for Testability DFT » des circuits intégrés et des systèmes sur puce « System on Chip SOC » et dans le domaine des outils de CAO pour la conception, la vérification et le test des circuits intégrés.
La demande croissante de nouveaux produits électroniques de plus en plus petits, à bas prix et de faible consommation dans toutes les applications de l’électronique a stimulé la croissance rapide des systèmes intégrés sur puce « System on Chip Soc ». Les SOC intègrent des parties analogiques, numériques, mixtes (analogique-numérique), des mémoires et des microprocesseurs sur le même circuit intégré. Les technologies modernes de fabrication de circuits intégrés permettent cette intégration de plusieurs modules sur la même puce, ce qui permet d’avoir des circuits plus performants, plus rapides, plus petits et à faible coût. Par contre, à cause de cette intégration croissante, le test de ces SOC devient de plus en plus difficile et surtout de plus en plus coûteux, ce qui risque de ralentir leur croissance au cours des prochaines années.
L’objectif
des travaux de recherche du professeur Khouas est de développer de nouvelles
méthodes de test pour les SOC afin de maintenir un coût de test relativement
faible par rapport au coût de fabrication.
La voix la plus prometteuse pour réduire le coût de test est l’utilisation
des méthodes de conception en vue du test.
Le but principal de ces méthodes DFT est de rendre les circuits
facilement testables en modifiant leur conception. Pour les SOC, l’augmentation de la surface
due au matériel ajouté (cellules et routage) et l’augmentation du temps
d’application des vecteurs de test sont les deux inconvénients majeurs des
méthodes de conception en vue du test existant.
Ses travaux de recherche visent à optimiser ces deux paramètres en explorant
les trois axes de recherche suivants :
Optimisation de la surface
engendrée par les mécanismes d’accès au test des modules internes «Test Access
Mechanism TAM»; la norme IEEE P1500 qui est en cours de développement permettra
de normaliser et donc de faciliter le test des SOC, mais elle engendrera des
contraintes et des coûts additionnels.
Cette norme laisse au concepteur du SOC le choix du mécanisme TAM et
c’est précisément le TAM qui représente la plus grande partie de la surface
additionnelle.
Développement des méthodes de compression/décompression de vecteurs de test : ces techniques permettent de réduire le temps d’application des vecteurs de test et d’assouplir les exigences en terme de mémoire, de nombre de canaux et de vitesse sur les testeurs.
Développement
d’un outil d’aide au test pour les SOC: avec la complexité croissante des SOC
qui intègrent de plus en plus de modules, le choix des techniques de DFT
permettant d’optimiser la surface additionnelle et le temps d’application des
vecteurs de test en tenant compte de toutes les contraintes sur les différents
modules IP et sur le système est une tâche qui devient de plus en plus complexe
et pour laquelle des outils automatiques sont nécessaires. Notre but est d’élaborer un outil d’aide à
l’insertion et à l’optimisation des techniques de conception en vue du test
pour les SOC.
Le professeur Romain Maciejko dirige le laboratoire d’optoélectronique. Il est aussi de projet à l'Institut Canadien pour les Innovations en Photonique (Centre d'excellence). Il a à son actif une vingtaine d'années de recherche dans le domaine des fibres optiques et de l'optoélectronique, avec 6 années passées au Laboratoire de Technologie Avancée, BNR, Ottawa, dont 3 années comme manager au Département des Applications des Fibres Optiques. À l'École Polytechnique, il a mis sur pied le laboratoire d'Optoélectronique. Avec ses chercheurs et ses étudiants gradués, il poursuit ses recherches sur les lasers à semi-conducteurs, sur la modélisation numérique et la fabrication des dispositifs photoniques à semi-conducteurs, sur la modélisation numérique et la fabrication des dispositifs photoniques à semi-conducteurs, sur les phénomènes ultra-rapides en photonique, sur la photoluminescence résolue en temps en régime femto seconde, sur la modélisation du transport de la charge électrique dans les semi-conducteurs à l'aide de la méthode Monte Carlo et sur les commutateurs optoélectroniques à photoconduction. Sa recherche a deux volets: un côté théorique et un côté expérimental.
Le volet théorique comprend l'étude de la conception et de la performance de différents composants basés sur les hétéro structures à puits quantiques conventionnels ou contraints. Nous travaillons particulièrement à la simulation des lasers à puits quantiques multiples de type Fabry-Pérot et DFB ainsi que sur les amplificateurs optiques à semi-conducteurs. On a développé une banque de programmes: simulateurs laser pour l'industrie (NORTEL), un simulateur Monte Carlo à multi particules, la méthode de propagation des faisceaux (BPM), la simulation des guides optiques par la méthode des éléments finis, le calcul de bandes dans les semi-conducteurs à l'aide de l'hamiltonien de Kohn-Luttinger, la résolution de l'équation de Schrödinger pour les puits quantiques simultanément avec l'équation de Poisson et d'autres programmes de moindre importance.
Le volet expérimental comprend des activités de fabrication de composant et des activités de caractérisation. La fabrication se fait à partir de couches épitaxiées (nanostructures) obtenues d’autres laboratoires (NORTEL). La caractérisation comprend l’étude de la photoluminescence résolue en temps à l’aide d’un laser titane-saphir femto seconde construit par nous-mêmes. Nous avons étudié la réponse ultra-rapide des semi-conducteurs, notamment le transport de porteurs de charge. Nous avons fait des études à des températures cryogéniques et nous utilisons un système de comptage de photons ultrasensible pour la détection. Cette caractérisation nous permet d’étudier les processus sur des échelles de temps de l’ordre de 50 femto secondes. De plus, nous avons fabriqué un commutateur optoélectronique ultra-rapide utilisant la photoconduction activée par un laser d’impulsions ultra-brèves. Nous utilisons l’échantillonnage électro-optique pour caractériser des circuits in situ grâce à des effets photoréfractifs.
Depuis plusieurs années, nous avons eu des collaborations soutenues avec les laboratoires des Technologies Nortel à Ottawa, impliquant entre autre chose, l’embauche de plusieurs de nos étudiants de façon permanente et l’engagement d’un stagiaire pour 8 mois. On sait que ce laboratoire est un des chefs de file dans le domaine de la photonique au niveau mondial.
De plus, dans notre collaboration avec le Dr E Berolo du Centre de Recherche sur les Communications du Canada à Ottawa (CRC), nous avons identifié les amplificateurs optiques à semi-conducteurs (AOS) comme un dispositif-clé offrant beaucoup de possibilités pour les futurs systèmes, en particulier la conversion en longueur d'onde pour les systèmes DWDM; c'est ce dernier aspect qui a intéressé d'une façon toute particulière les laboratoires CRC.
Nous avons aussi eu un projet entre notre laboratoire et celui du professeur Claude Albert de Montpellier, subventionné par le programme France-Québec. Il y a eu plusieurs échanges de stages entre les deux laboratoires. De par le passé, nous avons eu des professeurs visiteurs, dont le professeur R. Chisleag de Bucarest et le professeur Pierre Tronc de L'ESPCI de Paris (là où les Currie ont découvert le radium). Ce dernier est venu nous visiter régulièrement, presque à chaque année, pour faire des études de luminescence sur des matériaux à puits quantiques. Une de ses étudiantes au doctorat est venue faire un stage de 3 mois au laboratoire d'optoélectronique. Ces travaux ont mené à 5 publications conjointes.
Les activités du professeur Martel se situent principalement dans la recherche et le développement de systèmes miniatures intelligents et plus particulièrement dans le domaine de la nanorobotique. L’objectif actuel consiste à développer des nanorobots avec une infrastructure conçue pour supporter une flotte d’une centaine de ces nanorobots capables d’opérer très rapidement et de façon autonome au niveau moléculaire et jusqu’au niveau des atomes.
Pour ce genre de projets, nous devons
développer plusieurs systèmes électroniques et microélectroniques spécialisés
pour supporter, contrôler et implanter plusieurs tâches complexes incluant par
exemple :
Système en temps réel et de très haute
performance de positionnement, de navigation et communication à infrarouge pour
plates-formes nanorobotique ;
Système de positionnement miniature de
résolution atomique basé sur les techniques de microscopie à effet
tunnel ;
Systèmes et instruments miniatures de
manipulation, mesure, synthèse et fabrication au niveau moléculaire ;
Système de contrôle embarqué pour
déplacement de nanorobots, etc.
Notre intérêt est donc le développement de
divers circuits miniatures (analogue et numérique) de haute performance en
utilisant diverses approches, techniques, outils de conception et systèmes de
vérification/validation surtout niveau système sur puces (SoC).
La miniaturisation, précision, vitesse et
le rendement en temps réel sont des aspects très importants et critiques dans
la plupart des systèmes électroniques développés pour ce genre de projet. Les systèmes à concevoir sont aussi
généralement très complexes et exigeants et font appel à plusieurs technologies
qui doivent être intégrées dans des systèmes micro-mécatroniques avec
instruments intégrés de très haute précision et opérant à de très grandes
vitesses.
Le professeur Sawan dirige une équipe de recherche ayant des activités qui se diversifient selon les grandes priorités suivantes: la conception, la réalisation et le test des circuits intégrés numériques, analogiques, mixtes et à fréquences radio; la conception des systèmes pour l'acquisition et le traitement de signal et d'image; la mise en œuvre de divers appareillages médicaux et plus particulièrement des microstimulateurs et capteurs sensoriels implantables et non-implantables et des systèmes optiques et ultrasoniques portables; l’assemblage et l’encapsulation de dispositifs électroniques; le prototypage rapide se servant de circuits intégrés programmables et de systèmes reconfigurables.
L'ensemble de ces priorités s'articule autour de deux objectifs essentiels soient la réalisation de modules et de systèmes complets servant à des applications industrielles variées tel que les télécommunications, et la mise en œuvre de dispositifs médicaux servant à la récupération des organes et/ou des fonctions chez les patients ayant perdu l'usage (ou n'ayant pas) de ces fonctions.
Pour répondre au besoin grandissant des applications en microélectronique nécessitant des systèmes miniatures, nos activités de recherche se trouvent orienter vers la conception et la réalisation des fonctions et systèmes analogiques, mixtes (analogique - numérique) et aux circuits et systèmes à fréquences radio. À titre d'exemple, nous nous intéressons aux trois catégories de convertisseurs analogique à numérique (ADC): rapide, à haute précision et à très basses alimentation et consommation. Nous proposons des filtres reconfigurables et à bande passante élevée, des préamplificateurs à très faible niveau de bruit et à large bande passante, des amplificateurs variés programmables, des régulateurs de tension, des PLL (Phase-Looked Loop) à grande plage d'opération, des FLL (Frequency-Looked Loop) à réponse très rapide. Aussi, des nombreux autres circuits intégrés mixtes font l'objet de nos travaux de recherche dans le cadre des applications médicales : capteurs et microstimulateurs, conversion optique – électrique, ultrasons, microélectrodes, techniques de mesures intégrés, etc. Ajoutons que nous menons des travaux dans le domaine de communications sans fil, plus spécifiquement nous travaillons à la mise au point de systèmes complets, soient des mélangeurs, des MODEM, des ADC des amplificateurs de puissance avec techniques de linéarisation dédiées, etc.
Les systèmes dédiés à des applications médicales doivent être performants, (dimensions réduites et à très basse consommation d'énergie) fiables et flexibles. La plupart de ces applications pluridisciplinaires regroupent l'ensemble des activités non seulement en microélectronique mais dans les différentes activités connexes en sciences et génie. Ceci implique des connaissances en physique, mécanique, chimie, biologie, biomatériaux, micromachinage, médecine, etc. Nous nous intéressons présentement à mettre en oeuvre un bon nombre de ces systèmes soient: un implant urinaire composé d'un capteur et d'un stimulateur servant à contrôler les deux fonctions de la vessie (rétention et incontinence); un implant visuel dédié à la création d'une vision acceptable chez les non-voyants; un système de stimulation dédié à la récupération de mouvements simples de bras paralysés; un dispositif capteur de signaux neuronaux dans le but de mesurer le volume d'urine dans la vessie et de commander le mouvement des membres artificiels remplaçant des membres amputés. Nous prévoyons apporter des solutions aux dysfonctions dans le domaine de la respiration (apnée) chez les nourrissants et chez les adultes, de l’énurésie nocturne, etc. À titre d’exemple, nous proposons un cathéter ayant une paire d'électrodes et une paire de capteurs piézo-électriques pour évaluer les pressions et l'EMG aux niveaux de l'estomac et des poumons. Nous poursuivons nos travaux sur les techniques de télémétrie pour le test et la surveillance des activités des neurostimulateurs implantables.
Titulaire d’une Chaire de recherche du Canada sur les dispositifs médicaux intelligents, le professeur Sawan est co-fondateur de l'IFESS (International Functional Electrical Stimulation Society), Fellow de l’IEEE, Fellow de l’Académie Canadienne du génie, membre de l’«Association for Urology and Engineering» et membre de plusieurs comités d’organisation et de programme de conférences nationales et internationales. Fondateur de la conférence internationale IEEE-NEWCAS. À l'École Polytechnique, le professeur Sawan est fondateur du laboratoire de recherche PolySTIM (Laboratoire de neurotechnologies) et directeur du regroupement stratégique en microélectronique du Québec (ReSMiQ),
Pour plus de détails sur les différents travaux cités ci-dessus, le lecteur est invité à lire les descriptions des projets d'étudiants dans ce rapport et à consulter notre site web au http://www.polystim.polymtl.ca
Étudiants aux cycles supérieurs ont effectué des recherches associées au GRM durant la période couverte par ce rapport:
|
Nom de l'étudiant |
Diplôme en cours |
Directeurs |
Codirecteurs |
|
Achigui, Hervé |
M.Sc.A. |
M. Sawan |
|
|
Amezzane, Ilham |
M.Sc.A. |
M. Sawan |
|
|
André, Walder |
M.Sc.A. |
S. Martel |
|
|
Aubray, Laurent |
M.Sc.A. |
Y. Audet |
|
|
Ba, Aguibou Hamady |
M.Sc.A. |
M. Sawan |
|
|
Bendali, Abdelhalim |
M.Sc.A. |
Y. Savaria |
|
|
Benny, Olivier |
M.Sc.A. |
G. Bois |
F. Boyer |
|
Bertola, Marc |
M.Sc.A. |
G. Bois |
|
|
Boyer, Stéphane |
M.Sc.A. |
M. Sawan |
|
|
Boyogueno
Bendé, André |
Ph.D. |
M.
Sawan |
|
|
Buffoni, Louis-Xavier |
M.Sc.A. |
M. Sawan |
|
|
Bui, Hung Tien |
Ph.D. |
Y. Savaria |
|
|
Cantin, Marc-André |
M.Sc.A. |
Y. Savaria |
Y. Blaquière |
|
Carniguian, Sylvain |
M.Sc.A. |
M. Sawan |
|
|
Catudal, Serge |
M.Sc.A. |
Y. Savaria |
|
|
Charest, Luc |
M.Sc.A. |
M. Aboulhamid |
G. Bois |
|
Chebli, Robert |
Ph.D. |
M. Sawan |
|
|
Chevalier, Jérôme |
M.Sc.A. |
G. Bois |
M. Aboulhamid |
|
Chouchane, Tahar |
M.Sc.A. |
M. Sawan |
|
|
Chouia, Younes |
M.Sc.A. |
M. Sawan |
|
|
Chureau, Alexandre |
M.Sc.A. |
Y. Savaria |
M. Aboulhamid |
|
Coudyser, Michael |
M.Sc.A. |
J.-J. Brault |
|
|
Coulombe, Jonathan |
Ph.D. |
M. Sawan |
|
|
De La Fosse, Jacques-André |
M.Sc.A. |
S. Martel |
|
|
Désilets, Tommy |
M.Sc.A. |
M. Sawan |
|
|
Deslauriers, François |
M.Sc.A. |
G. Bois |
Y. Savaria |
|
Djebbi, Moncef |
M.Sc.A. |
M. Sawan |
|
|
Djemouai, Abdelouahab M.
Sawan M.
Slamani |
Ph.D. |
M. Sawan |
|
|
Dubois, Martin |
M.Sc.A. |
Y. Savaria |
D. Haccoun |
|
Dubois, Mathieu |
M.Sc.A. |
Y. Savaria |
G. Bois |
|
Duval, Olivier |
M.Sc.A. |
Y. Savaria |
|
|
El Sankary, Kamal |
Ph.D. |
M. Sawan |
|
|
Epassa Habib, D. Gabriel |
M.Sc.A. |
F. Boyer |
Y. Savaria |
|
Fayomi, Christian |
Ph.D. |
M. Sawan |
G. Roberts |
|
Filion, Luc |
M.Sc.A. |
G. Bois |
|
|
Fortin, Marc-Antoine |
M.Sc.A. |
S. Martel |
|
|
Fouzar, Youcef |
Ph.D. |
M. Sawan |
Y. Savaria |
|
Gervais, Jean-François |
M.Sc.A. |
M. Sawan |
|
|
Ghattas, Hany |
M.Sc.A. |
Y. Savaria |
|
|
Ghattas, Nader |
M.Sc.A. |
Y. Savaria |
|
|
Gilson, Mathieu |
M.Sc.A. |
J.J. Brault |
M. Sawan |
|
Gorse, Nicolas |
Ph.D. |
M.Aboulhamid |
Y. Savaria |
|
Gosselin, Benoit |
M.Sc.A. |
M. Sawan |
|
|
Grou-Szabo, Robert |
M.Sc.A. |
Y. Savaria |
|
|
Harb, Adnan |
M.Sc.A. |
M. Sawan |
|
|
Hasan, Syed, Rafay |
Ph.D. |
M. Nekili |
Y. Savaria |
|
Hashemi, Aghcheh Body |
M. Sc.A. |
M. Sawan |
Y. Savaria |
|
Hu,
Yamu |
Ph.D.. |
M.
Sawan |
|
|
Hubin, Mortimer |
M.Sc.A. |
G. Bois |
R. Roy |
|
Hung, Dang |
M.Sc.A. |
M. Sawan |
Y. Savaria |
|
Izouggaghen, Badre |
M.Sc.A. |
Y. Savaria |
A. Khouas |
|
Kabbaj, Samir |
M.Sc.A. |
Y. Audet |
|
|
Kassem, Abdallah |
Ph.D. |
M. Sawan |
M. Boukaddoum |
|
Kumar, Padmapriya |
M.Sc.A. |
Y. Savaria |
|
|
Laazari Yassir |
M.Sc.A. |
M. Sawan |
|
|
Lafrance, Louis-Pierre |
M.Sc.A. |
Y. Savaria |
|
|
Landry, Alexandre |
M.Sc.A. |
M. Nekili |
Y. Savaria |
|
Langlois, Hughes |
M.Sc.A. |
Y. Savaria |
|
|
Larab, Abdelzaiz |
M.Sc.A. |
A. Khouas |
|
|
Lavigueur, Bruno |
M.Sc.A. |
G. Bois |
M. Aboulhamid |
|
Layachi, Mohamed |
M.Sc.A. |
Y. Savaria |
A. Rochefort |
|
Lepage, Réjean |
M.Sc. |
Y. Savaria |
O. Cherkaoui |
|
Lemire, Jean-François |
M.Sc.A. |
G. Bois |
M. Aboulhamid |
|
Lu, Meng |
M.Sc.A. |
Y. Savaria |
C. Wang |
|
Lu, Zhijun |
M.Sc.A. |
M. Sawan |
|
|
Mbaye, Mama Maria |
M.Sc.A. |
Y. Savaria |
S. Pierre |
|
Mc Fadden, David |
M. Ing. |
J.J. Brault |
M. Chouteau |
|
Monté-Genest, Ginette |
M.Sc.A. |
Y. Savaria |
C. Thibeault |
|
Morin, Benoit |
M.Sc.A. |
G. Bois |
R. Roy |
|
Morin, Dominic |
M.Sc.A. |
Y. Savaria |
M. Sawan |
|
Mounaim, Faycal |
Ph.D. |
M. Sawan |
|
|
Nguyen, Anh Tuan |
M.Sc.A. |
G. Bois |
F. Boyer |
|
Normandin, Frédéric |
M.Sc.A. |
M. Sawan |
|
|
Nsame, Pascal |
Ph.D. |
Y. Savaria |
|
|
Pepga Bisou, Jean |
M.Sc.A. |
Y. Savaria |
|
|
Peterson, Kevin |
M.Sc.A. |
Y. Savaria |
|
|
Picard, Daniel |
M.Sc.A. |
Y. Savaria |
|
|
Pieraut, Francis |
M.Sc.A. |
J.-J. Brault |
|
|
Pierron, Loïc |
M.Sc.A. |
G. Bois |
|
|
Pigeon, Sébastien |
M.Sc.A. |
M. Sawan |
M. Meunier |
|
Provost, Ghislain |
M.Sc.A. |
M.Sawan |
|
|
Py, Jean-Sébastien |
M.Sc.A. |
M. Sawan |
|
|
Qin, Lisheng |
M.Sc.A. |
M. Sawan |
|
|
Qiu, Bing |
M.Sc.A. |
Y. Savaria |
C. Wang |
|
Quinn, David |
M.Sc.A. |
G. Bois |
S. Chamberlain |
|
Regimbal, Sébastien |
M.Sc.A. |
Y. Savaria |
G. Bois |
|
Renaud, Mathieu |
M.Sc.A. |
Y. Savaria |
A. Khouas |
|
Richard,
Jean-François |
M.Sc.A. |
Y.
Savaria |
|
|
Robert, Manuel |
M.Sc.A. |
Y. Savaria |
|
|
Rondonneau, Mathieu |
M.Sc.A. |
G. Bois |
|
|
Simard, Virginie |
M.Sc.A. |
M. Sawan |
|
|
Tanguay, Bruno |
M.Sc.A. |
Y. Savaria |
M. Sawan |
|
Trabelsi, Abdelaziz |
M.Sc.A. |
Y. Savaria |
Y. Audet |
|
Tremblay, Jean-Marc |
M.Sc.A. |
Y. Savaria |
|
|
Trépanier, Annie |
M.Sc.A. |
M. Sawan |
|
|
Trépanier, Jean-Luc |
M.Sc.A. |
M. Sawan |
Y. Audet |
|
Truang, Olivier-Don |
M.Sc.A. |
S. Martel |
|
|
Tsikhanovich, Alena |
Ph.D. |
M. Aboulhamid |
G. Bois |
|
Wang, Jiahong |
M.Sc.A. |
G. Bois |
Y. Savaria |
|
Wang, Junfeng |
M.Sc.A. |
M. Sawan |
A. Khouas |
|
Wild, Guillaume |
M.Sc.A. |
M. Meunier |
Y. Savaria |
|
Yang, Michael |
Ph.D. |
J.-J. Brault |
Y. Savaria |
|
Nom de l'étudiant |
Diplôme en cours |
Directeurs |
Codirecteurs |
|
Dungen, J. |
M.Sc.A. |
J.-J. Brault |
|
|
Faucher, C., |
M.Sc.A. |
J.-J. Brault |
|
|
Fournier, P.-A., |
M.Sc.A. |
J.-J. Brault |
|
|
Ibrahim, Y.M., |
M.Sc.A. |
J.-J. Brault |
|
|
Jahtar-Zadeh, Ebrahim |
Ph.D. |
M. Sawan |
|
|
Mahoney, Patrick |
M.Sc.A. |
G. Bois |
R. Roy |
|
Marrouche, Wissam |
Ph.D. |
M. Sawan |
|
|
Moussady, A.R., |
M. Ing. |
J.-J. Brault |
|
|
Naderi, Ali |
Ph.D. |
M. Sawan |
Y. Savaria |
|
Paquet-Ferron, Dominique |
M.Sc.A. |
M. Sawan |
|
|
Provsot, Simon |
M.Sc.A. |
G. Bois |
|
|
Roy, Jean-François |
M.Sc.A. |
M. Sawan |
|
|
Saheb, Jean-François |
M.Sc.A. |
M. Sawan |
Y. Audet |
|
Sehil, Mohamed |
M.Sc.A. |
M. Sawan |
|
Cette section contient une
liste de projets avec le nom des personnes concernées. Plus de détails sur chacun des projets se
trouvent dans les descriptions individuelles des étudiants chercheurs.
|
Diplôme en cours |
Le titre de son projet |
|
|
Achigui, H. |
M.Sc.A. |
Réalisation d’un système de détection des signaux précurseurs des crises épileptiques par oxymétrie. |
|
Amezzane, I. , |
M.Sc.A. |
Technique non invasive de détection d’apnée du nourrisson. |
|
André. W. |
M.Sc.A. |
Conception d’un robot miniature pour opération au niveau moléculaire en utilisant la méthodologie des System-on-Chip. |
|
Aubray,
L. |
M.Sc.A. |
Conception de l’interface de test et de la matrice de pixels d’un détecteur d’empreintes digitales. |
|
Ba,
A. |
M.Sc.A. |
Stimulations combinées dédiées au rétablissement de l’évacuation chez les patients souffrant de dysfonctions urinaires. |
|
Bendali, A. |
M.Sc.A. |
Conception de circuits analogiques de précision utilisant des résistances ajustables intégrées. |
|
Benny,
O., |
M.Sc.A. |
Développement d’un modèle de communication à plusieurs niveaux d’abstraction en SystemC dans le contexte d’une plate-forme de codesign pour les systèmes sur puce. |
|
Bertola, M. |
M.Sc.A. |
Conception, réalisation et étude d’une plate-forme générique basée sur le protocole AMBA. |
|
Boyer,
S. |
M.Sc.A. |
Design et tests in vivo d’un microstimulateur urinaire sélectif implantable. |
|
Boyogueno
Bendé, A. |
Ph.D. |
Méthode de conception du module de réception pour les communications par fibres optiques. |
|
Buffoni, L.-X., |
M.Sc.A. |
Conception d’un système de traitement d’image dédié à un implant visuel cortical. |
|
Bui,
H.T., |
Ph.D. |
Généralisation et application de la technique « Shunt-Peaking » pour la conception des circuits numériques de très haute vitesse. |
|
Cantin, M.-A., |
Ph.D. |
Conversion matérielle automatique d’algorithmes de traitement de signal du format virgule flottante au format virgule fixe. |
|
Carniguian, S. |
M.Sc.A. |
Égalisation de la consommation de puissance de l’implant visuel cortical par l’implémentation d’un algorithme de balayage adapté. |
|
Catudal, S. |
M.Sc.A. |
Validation et vérification des modules de traitement vidéo. |
|
Chebli, R., |
Ph.D. |
Émetteur-récepteur sans fil intégré sur puce pour un système ultrasonique. |
|
Chevalier, J. |
M.Sc.A. |
Partitionnement, vérification et raffinement de système logiciel/matériel conçu à haut niveau en SystemC. |
|
Chouchane, T. |
M.Sc.A. |
Conception d’un mélangeur RF en technologie CMOS 0.18µm. |
|
Chouia, Y., |
M.Sc.A. |
Échantillonneur bloqueur
à haute performance dédié à des CAN à très large bande.. |
|
Chureau, A. |
M.Sc.A. |
Conception d’interfaces en UML temps réel appliquées à la radio réalisée par logiciel. |
|
Coudyser, M. |
M.Sc.A. |
Repérage de la direction d’arrivée d’un faisceau par rapport à un réseau d’antennes disposées sur deux axes et à l’aide d’un réseau de neurones. |
|
Coulombe, J., |
Ph.D. |
Simulateur visuel intra cortical implantable. |
|
Dejmouai, A. |
Ph.D. |
Transfert d’énergie et transmission bidirectionnelle de données
par couplage inductif pour des systèmes électroniques implantables. |
|
De La Fosse, J.A. |
M.Sc.A. |
Conception, fabrication, caractérisation et test d’un micromoteur MEMS (Projet Walking-die) |
|
Désilets, T. |
M.Sc.A. |
Conception d’un système d’acquisition de la pression transdiaphragmatique et de l’électromyogramme du diaphragme intégré à un cathéter oesophagien. |
|
Deslauriers, F., |
M.Sc.A. |
Développement et analyse de réseaux intégrés sur puce dans un environnement logiciel/matériel multiprocesseurs. |
|
Djebbi, M. |
M.Sc.A. |
Conception d’amplificateur en mode courant à décalage de tension réduit et application à la réalisation d’un filtre passe bande à fréquence centrale programmable. |
|
Dubois, M. |
M.Sc.A. |
Conception et implémentation d’un
décodeur à seuil itératif auto configurable en temps réel pour des codes
convolutionnels doublement orthogonaux. |
|
Dubois, M. |
M.Sc.A. |
Modélisation hétérogène et conception d’une plate-forme SoC pour le traitement et la transmission des données de vidéo numériques. |
|
Duval, O., |
M.Sc.A. |
Conception d’un dispositif microélectronique de test pour des composants nanoélectroniques. |
|
Elsankary,
K. |
M.Sc.A. |
Circuits CMOS mixtes (analogique,
numérique et RF) dédiées à des systèmes de communication sans fil à très
large bande. |
|
Epassa H, G., |
M.Sc.A. |
Conception d’un circuit
numérique à période d’horloge variable |
|
Fayomi, C. |
Ph.D. |
Techniques de conception de
circuits CMOS à basse tension d’alimentation dédiés aux convertisseurs
analogiques /numériques. |
|
Filion, L. |
M.Sc.A. |
Analyse, implantation et intégration d’une bibliothèque pour la spécification des systèmes embarqués dans une méthodologie de codesign. |
|
Fortin,
M.A., |
M.Sc.A. |
Système microélectronique d’un robot
miniature capable d’opérer à l’échelle atomique. |
|
Fouzar, Y. |
Ph.D. |
Contributions aux boucles à verrouillage de phase et aux liaisons séries à haute performance. |
|
Gervais, J.-F. |
M.Sc.A. |
Échange bidirectionnel de données avec un implant électronique alimenté par lien inductif. |
|
Ghattas,
H. |
M.Sc.A. |
Conception d’un processeur embarqué de faible complexité dédié à une plate-forme SOC de processeurs
réseaux. |
|
Ghattas, N. |
M.Sc.A. |
Architecture qui teste et
répare automatiquement les mémoires ayant une capacité ultra large. |
|
Gilson, M., |
M.Sc.A. |
Entraînement de réseaux neuronaux récurrents à pulses pour modéliser un tissu neuronal biologique. |
|
Gorse,
N., |
Ph.D. |
Vérification à haut niveau d’abstraction, de la cohérence des requis dans les designs : une validation conceptuelle des requis. |
|
Gosselin, B., |
M.Sc.A. |
Étage d’entrée à faible bruit et à faible consommation pour un système multicanal d’acquisition de signaux neuronaux. |
|
Grou-Szabo, R., |
M.Sc.A. |
Plate-forme d’intégration reconfigurable spécialisée pour applications vidéo. |
|
Harb,
A. |
Ph.D. |
Système intégré CMOS implantable pour l’acquisition des activités vésicales par le biais de leurs voies neuronales. |
|
Hasan,
S.R. |
Ph.D. |
Conception d’un bus sur puce opérant à
haute fréquence sans contention. |
|
Hashemi,
S. |
M.Sc.A. |
Module de conversion de puissance basé sur un multiplicateur de tension à haut rendement et d’un redresseur actif intelligent applicable aux implants biomédicaux. |
|
Hu, Y., |
Ph.D. |
Techniques CMOS sans-fil dédiées aux liens électromagnétiques de dispositifs médicaux implantables. |
|
Hubin, M., |
M.Sc.A. |
Une approche SOC d’un modèle
multi-processeur de « Hardware Multithreading» |
|
Hung D., |
M.Sc.A. |
Convertisseur analogique à numérique de
type Flash à haut taux d’échantillonnages. |
|
Izouggaghen, B. |
M.Sc.A. |
Caractérisation et modélisation des sources de gigue et d’étalement spectral dans un circuit de synthèse directe de phase «DDPS». |
|
Kabbaj, S. |
M.Sc.A. |
Modélisation d’un capteur CMOS |
|
Kassem, A. |
Ph.D. |
Techniques de conception système sur puce dédiées à l’imagerie par ultrasons. |
|
Kumar, P. |
M.Sc.A. |
Méthodes de conception pour la
testabilité des circuits CML bipolaires. |
|
Laaziri, Y., |
M.Sc.A. |
Caractérisation et mesure
d’impédance complexe de l’interface électrode-tissus nerveux. |
|
Lafrance, L.-P., |
M.Sc.A. |
Implantation, comparaison et
analyse des performances de l’estimateur fréquentiel Crozier sur différentes
plates-formes. |
|
Landry, A., |
M.Sc.A. |
Conception d’un bus à haute fréquence pour les plates formes SOC. |
|
Langlois, H., |
M.Sc.A. |
Optimisation paramétrique de circuits analogiques par l’intermédiaire des algorithmes génétiques. |
|
Larab, A., |
M.Sc.A. |
Conception d’un nouveau wrapper
reconfigurable en IEE P1500 en structure de-test intégré pour le test des modules
internes et des interconnexions d’un système sur puce. |
|
Lavigueur, B. |
M.Sc.A. |
Exploration
architecturale de processeurs réseaux utilisant un jeu d’instruction
configurable à
l’aide d’une plate-forme générique. |
|
Layachi, M. |
M.Sc.A. |
Influence du couplage dans le
transport électrique à travers les molécules organiques. |
|
Lepage, R. |
M.Sc. |
Méthode co-design
(logiciel/matériel) d’identification et d’auto classification des protocoles
de haut niveau. |
|
Lemire, J.-F., |
M.Sc.A.. |
Synthèse assistée de moniteurs
d’assertions à partir d’une méthodologie d’encapsulation d’assertions dans
une spécification exécutable. |
|
Lu, M. |
M.Sc.A. |
Conception d’un démonstrateur WSI (Wafer
Scale Integration). |
|
Lu, Z. |
M.Sc.A. |
Conception d’un convertisseur analogique à numérique Sigma Delta CMOS à basse alimentation et faible consommation d’énergie. |
|
Mbaye, M.M. |
M.Sc.A. |
Interconnexion Firewire-Ethernet. |
|
Mc Fadden, D., |
M. Ing. |
Reconnaissance de formes hyperboliques
dans les applications radar par transformée en ondelettes, recuit simulé et
réseaux de neurones. |
|
Morin,
B. |
M.Sc.A. |
Exploration d’une plateforme reconfigurable à
mémoire distribuée. |
|
Morin,
D. |
M.Sc.A. |
Convertisseur analogique à numérique (CNA) pour des applications à la télévision haute définition. |
|
Mounaim,
F., |
M.Sc.A. |
Système d’acquisition de
signaux neuronaux pour l’estimation du volume et de la pression de la vessie. |
|
Nguyen, A.T. |
M.Sc.A. |
Conception, implémentation et synthèse d’un système sur puce pour l’isolation de la voix dans des prothèses auditives numériques. |
|
Normandin, F., |
M.Sc.A. |
Réseau de capteurs optiques pour mesures en temps réel des variations de concentration d’oxygène dans les tissus. |
|
Nsame,
P. |
Ph.D. |
Techniques et méthodes de conception des systèmes intégrés de type SOC. |
|
Pepga Bisou, J. |
M.Sc.A. |
Conception de
haut niveau d’une plate-forme SoC et de son système d’intercon- nexions pour un
convertisseur de protocoles réseaux générique. |
|
Peterson,
K., |
M.Sc.A. |
Environnement de vérification
en temps réel basé sur les assertions pour les systèmes matériels. |
|
Picard,
D. |
M.Sc.A. |
Conception et
réalisation d’un prototype de circuit intégré à l’échelle de la tranche |
|
Pieraut, F. |
M.Sc.A. |
Optimisation des réseaux de
neurones de grande capacité : étude de leur inefficacité et exploration
de solutions. |
|
Pierron, L., |
M.Sc.A. |
Étude de réseaux
d’interconnexions pour systèmes sur puce. |
|
Pigeon, S. |
M.Sc.A. |
Conception et fabrication d’une
matrice de microélectrodes corticales implantables. |
|
Provost, G., |
M.Sc.A. |
Exploration
architecturale et implémentation d’un décodeur itératif à seuil de code
doublement orthogonal. |
|
Py, J.S. |
M.Sc.A. |
Simulation des effets de la
simulation corticale. |
|
Qin, L. |
M.Sc.A. |
Conception et réalisation d’un
CAN Delta-Sigma à bande passante et fréquences programmables. |
|
Qiu, B. |
M.Sc.A. |
Le diagnostic et l’analyse du
rendement dans l’architecture complexe d’interconnexion. |
|
Quinn, D. |
M.Sc.A. |
Distribution d’une application
de traitement de paquets pour une architecture multiprocesseur sur puce. |
|
Régimbal, S. |
M.Sc.A. |
Automatisation de la couverture
fonctionnelle des circuits numériques. |
|
Renaud, M. |
M.Sc.A. |
Détecteurs de phase linéaires
de précision à usage multiple. |
|
Richard, J. –F. |
M.
Ing. |
Conception d’interfaces haut-voltage utilisant la technologie
CMOS/DMOS. |
|
Robert, M., |
M.Sc.A. |
Convertisseur analogique
à numérique en virgule flottante: principes de conception et applications
spécifiques. |
|
Rondonneau, M., |
M.Sc.A. |
Encapsulation d’un système
d’exploitation temps-réel dans une API
SystemC afin d’intégrer une plate-forme de codesign en System C destinée au
partitionnement des systèmes sur puces (SoC). |
|
Simard, V., |
M.Sc.A. |
Conception d’un module de
traitement de signal et compression par transformées en ondelettes pour un
système d’acquisition de signaux corticaux. |
|
Tanguay, B. |
M.Sc.A. |
Chaîne de traitement numérique pour la radio reconfigurable par logiciel (SDR). |
|
Trabelsi, A. |
M.Sc.A. |
Technique de calibration
de circuits analogiques pour des applications de haute précision. |
|
Tremblay, J-M., |
M.Sc.A. |
Conception d’un circuit
de conversion de protocoles pour la transmission de vidéo sur des réseaux
haute vitesse |
|
Trépanier, A., |
M.Sc.A. |
Système mixte dédié à la
capture d’image et à la récupéraiton de sa structure 3D. |
|
Trépanier, J.-L., |
M.Sc.A. |
Capteur d’image intégré à
très large bande dynamique pour stimulateur cortical. |
|
Truang, O.D. |
M.Sc.A. |
Intégration d’un SOC et
d’un moteur électrostatique (MEMs) en vue de la conception du Walking-Die. |
|
Wang, J., |
M.Sc.A. |
Conception et
implantation de la génération automatique de bancs d’essai réutilisables
basés sur des règles. |
|
Wang, J. |
M.Sc.A. |
Design et implémentation
d’un module de synchronisation et de traitement des échos ultrasoniques. |
|
Wild, G., |
M.Sc.A. |
Caractérisation de
résistances diffusées. |
|
Yang, M. |
Ph.D. |
Application des
algorithmes de Shor et Grover aux mémores adressables pour leur contenu et
aux machines stochastiques d’Hopfield et de Boltzmann. |
|
ACHIGUI FACPONG ,
Hervé |
DIPLÔME: M.Sc.A. |
TITRE :
Réalisation d’un système de détection des
signaux précurseurs des crises épileptiques par oxymétrie.
RÉSUMÉ :
Le
but de projet est de réaliser un système portable devant permettre le
monitoring de l’activité du cerveau humain par oxymétrie. De cette mesure en continu du taux
d’oxygénation, le système devra identifier tout fonctionnement anormal du cerveau
du patient. Le principe du système se
repose sur la NIRS (Near infrared spectroscopy.)
PROBLÉMATIQUE :
L’épilepsie
est une maladie qui touche plus de 1% (50 millions) de la population mondiale,
dont plus de 300 000 canadiens.
L’épilepsie est un trouble physique caractérisé par des changements
soudains et brefs dans la façon de fonctionner du cerveau. Les systèmes cliniques utilisés jusqu’à
présent pour détecter les signes précurseurs des crises nécessitent de gros
appareillages, pour le traitement des données.
Le patient est encore relié à un ordinateur qui effectue le traitement
des données reçu des différents capteurs (EEG, MEG, fMRI, …). Le but de ce travail sera de fournir aux
cliniciens un système portable et autonome qui effectue la détection des
signaux précurseurs des crises épileptiques.
MÉTHODOLOGIE :
L’implémentation
d’un tel système de détection nécessite les étapes suivantes:
·
Définition des
modèles de modules pour l’unité de détection.
·
Simulation,
validation et implémentation des modèles.
·
Intégration
progressive de tous les modules du détecteur dans la plateforme de simulation
et de validation
·
Simulation et
validation du détecteur
·
Optimisation et
vérification du détecteur.
·
Validation
expérimentale du système.
RÉSULTATS :
La
validation de cette implémentation sera faite par des simulations successives
de chacun des modules du modèle qui sera réalisé dans la première étape de ce
projet. Ensuite, une validation
expérimentale, permettra d’observer les variations des concentrations d’oxygène
dans un cerveau.
AMEZZANE, Ilham |
DIPLÔME: M.Sc.A. |
TITRE :
Technique
non invasive de détection d’apnée du nourrisson.
RÉSUMÉ :
L’objectif de ce projet est la réalisation
d’un système non invasif de surveillance à domicile des apnées du nourrisson
qui surviennent souvent durant le sommeil et qui peuvent entraîner le décès si
l’entourage (parents ou infirmière) n’y est pas prévenu par des alarmes. Une apnée correspond à une interruption de la
respiration de plus de 10 secondes.
Celle-ci peut être obstructive, ce qui correspond à une poursuite des
mouvements respiratoires, centrale avec une interruption complète des
mouvements thoraciques et abdominaux ou mixtes (centrale puis
obstructive). La survenue de plus de 5
apnées par heure de sommeil définit le Syndrome d’Apnées du Sommeil (SAS).
PROBLÉMATIQUE :
L’un des principaux problèmes associés à la
surveillance des apnées du sommeil est dû au fait que toutes les techniques
existantes et qui sont relativement fiables sont malheureusement invasives
(masque naso-facial, électrodes d’impédance thoracique, plethysmographie inductive
…) ce qui par conséquent entraîne d’une part un inconfort et une limitation du
mouvement pendant le sommeil et d’autre part une sensibilité aux artefacts de
mouvement qui se traduisent souvent par de fausses alarmes (positives ou
négatives). Nous nous proposons donc de
réaliser un système de surveillance sans contact avec le bébé et qui est basé
sur la détection du volume respiratoire, qui est le paramètre significatif de
la mécanique ventilatoire, au lieu du mouvement thoracique.
MÉTHODOLOGIE :
Pour répondre aux objectifs fixés, nous envisageons
de modéliser un dispositif qui comprend une enceinte où sera placée le bébé,
dont le volume doit être déterminé de façon à ce que le capteur qui sera
utilisé pour la détection des variations de pression soit suffisamment
sensible, et dont les conditions :
air, température et humidité sont contrôlables.
RÉSULTATS :
Les simulations de l’écoulement de l’air à
l’intérieur de l’enceinte ont été effectuées.
ANDRÉ, Walder |
DIPLÔME: M.Sc.A. |
TITRE:
Conception
d’un robot miniature pour opération au niveau moléculaire en utilisant la
méthodologie des System- on-Chip.
RÉSUMÉ :
Nous
proposons un dispositif capable de faire de l’assemblage moléculaire et du scan
au niveau atomique. Nous allons
concevoir un robot miniature dont les dimensions sont estimées à 3mm à 3 mm en
utilisant la méthodologie des «System on Chip». Ce robot est un ordinateur en
soi capable de travailler de manière autonome et d’effectuer du balayage au
niveau atomique basé sur le microscope à effet tunnel (STM Scanning
tunneling microscope.) Ce robot doit aussi être en mesure d’échanger les
données avec l’ordinateur central pour le traitement. Pour le système d’actuation, nous avons
choisi les MEMS. Les MEMS sont des senseurs électromécaniques miniatures et des
actuateurs développés à partir du procédé de fabrication des technologies VLSI.
PROBLÉMATIQUE:
La
conception d’un robot aux dimensions millimétriques s’avère une tâche difficile
compte tenu de la nature et de la multiplicité des contraintes qui y sont
rattachées. Un des principaux problèmes que nous avons dû repenser se situe au
niveau de l’alimentation en puissance du robot. D’une part, en raison de ses
faibles dimensions, le die ne peut incorporer une batterie d’alimentation, car
cette dernière occuperait trop de place. D’autre part, la conversion de charge
doit être évitée autant que possible. Ceci est pris en compte en maintenant un
seul niveau de voltage à l’intérieur du design. Un autre problème est au niveau
du système de communication à mettre en place entre le robot et l’ordinateur
central. En effet, dans le contexte de la nanorobotique, trouver un système
permettant d’établir la communication entre un robot qui se veut un élément
miniature et un ordinateur central se révèle tout un défi. Bien qu’il existe
déjà plusieurs protocoles de communication, ceux-ci doivent être modifiés pour
pouvoir opérer à l’échelle millimétrique. À titre d’exemple, nous pouvons citer
les systèmes de communication sans fil, le RS232, les ports UARTs, les bus I 2C
et SPI. Outre le problème de communication, nous avons le problème de lier la
programmation du robot. Le
microcontrôleur dont on dispose ne contient pas de mémoire intégrée non
volatile. Ceci pose un problème au moment d’initialiser le robot ou, en
d’autres termes, au moment du reboot. Le robot doit donc s’appuyer sur
un programme qui lui dicte les premières opérations. Le programme du microcontrôleur doit donc se
trouver à l’extérieur du robot dans un EPROM, et son accès doit se faire à
partir d’un fil branché au plancher. Dans la prochaine section, nous présentons
la façon dont nous allons interfacer le robot avec le EPROM par l’intermédiaire
d’un bus à un fil connecté au plancher d’alimentation.
MÉTHODOLOGIE:
Le
robot doit pouvoir communiquer avec un ordinateur central pour les fins de
transmission et de réception de données. Par exemple, le robot (WALKING-DIE)
doit pouvoir envoyer les résultats d’un scan à l’ordinateur central pour
l’analyse. Ceci peut se faire en utilisant un port de communication. Le
microcontrôleur utilisé a deux ports sériels qui sont des UARTs permettant la
communication avec le périphérique. Deux fils sont donc nécessaires pour rendre
possible la communication du robot avec son environnement, un pour la
transmission (TDX) et l’autre pour la réception. À première vue, l’ajout de ces
fils semble ne pas poser de problème sur le projet. Cependant, lors de la conception du plancher
d’alimentation, les contraintes à respecter peuvent s’avérer sévères et rendre
le design presque impossible. Ensuite, le déplacement du robot en serait
affecté. En effet, plus le nombre de fils qui sortent du robot et qui traînent
sur le plancher d’alimentation est grand, plus la vitesse de déplacement du
robot diminue. À ce moment, on ne peut pas déterminer sa position avec
précision, ce qui est l’encontre de la philosophie qui sous-tend la
nanorobotique et qui préconise des mesures extrêmement précises. Pour éviter ces problèmes, nous avons
implémenté un One Wire bus utilisant le port UART du microcontrôleur. Ce composant repose sur deux tampons à trois
états (tristate buffers). Les deux ne sont jamais actifs en même temps. Le
microcontrôleur est le maître. Il envoie un signal SELECT égal à 1 quand il veut transmettre et
égal à 0 quand il veut recevoir des données.
RÉSULTATS:
Le
robot est en fabrication. Pour l’instant, nous travaillons sur l’implémentation
de la partie microélectronique qui est le cerveau du robot et la partie MEMS
responsable de la mobilité du robot. C’est deux dies distincts qui seront
attachés soit en utilisant le wire-bounding ou le flip-chips. Des études sont
en cours présentement pour déterminer quelle méthode nous utiliserons.
|
AUBRAY, Laurent |
DIPLÔME: M.Sc.A. |
TITRE:
Conception de l’interface de test et de la matrice de pixels d’un détecteur d’empreintes digitales.
RÉSUMÉ:
Le projet consistera en la conception de la matrice de pixels d’un détecteur d’empreintes digitales utilisant la résistivité du doigt comme élément de mesure. Une attention particulière sera portée à la protection contre les décharges électrostatiques. Également, une interface de test sera conçue afin de transférer les empreintes digitales recueillies ver un ordinateur afin de tester les algorithmes de reconnaissance de l’empreinte.
PROBLÉMATIQUE:
De nombreux détecteurs d’empreintes digitales existent actuellement sur le marché. On peut les regrouper en trois types principaux : optiques, capacitifs et thermiques. Chaque type a ses avantages et ses inconvénients, mais tous comportent un même désavantage les empêchant d’être vendus en grand nombre : leur coût et leur taille élevée. De plus, ils nécessitent tous un ordinateur afin d’effectuer le traitement des données. Ceci rend impossible leur miniaturisation à bon marché.
L’idée de capteur proposée par le GRM utiliserait la résistivité de la peau comme élément de mesure. Ceci permettrait d’utiliser une matrice de pixels entièrement en silicium, ce qui rend son intégration possible sur une puce microélectronique qui effectuerait également les opérations de traitement d’image, réduisant drastiquement son coût de production et sa taille. Il serait ainsi possible d’intégrer ce capteur dans des téléphones cellulaires, agendas électroniques, ordinateurs portables…
MÉTHODOLOGIE:
Le schéma électronique de la matrice de pixels au niveau transistor est déjà avancé, mais les protections contre les décharges électrostatiques ne sont pas implantées. Ceci, ainsi que la finalisation du schéma de la matrice, constituera la première partie du projet.
Des algorithmes de détection ont également été créés avec Matlab. Avant de les introduire sur une puce finale, il est important de pouvoir les tester à l’aide d’empreintes obtenues à partir du capteur développé. En effet, on ne peut s’assurer du bon fonctionnement des algorithmes à partir d’empreintes générées par un logiciel. La deuxième partie du projet consistera donc à développer une interface pour envoyer les empreintes digitales recueillies vers un ordinateur. Il sera alors possible de construire une base de données d’empreintes digitales pour tester les algorithmes.
RÉSULTATS:
Une matrice de pixels a déjà été conçue. Les simulations effectuées sont encourageantes. Les résultats simulés montrent clairement la forme de l’empreinte qui varie peu en fonction des différentes résistivités de peau, ce qui est un objectif important dans le projet. Aussi, des algorithmes de traitement d’images ont été conçus et testés sur des empreintes générées par un logiciel. Les algorithmes semblent fonctionnels et de taille raisonnable, ce qui permet d’envisager leur implémentation sur un microprocesseur on-chip. Il reste à tester les limites de ces algorithmes en fonction de la qualité d’image et des différences possibles entre deux images du même doigt, ce qui sera fiat dans une phase ultérieure du projet.
BA, Aguibou |
DIPLÔME: M.Sc.A. |
TITRE :
Stimulations combinées dédiées au rétablissement de l’évacuation chez les patients souffrant de dysfonctions urinaires.
RÉSUMÉ :
Le projet vise à
concevoir un microstimulateur implantable intégré permettant un contrôle
permanent et volontaire de la miction ainsi qu’une réduction voir une
suppression de l’incontinence.
PROBLÉMATIQUE :
Chez des patients qui ont
subi une lésion de la moelle épinière, souvent apparaissent des dysfonctions
vésicales, où le patient n’est plus en mesure de provoquer une miction
volontaire lorsque sa vessie est pleine et souffre de complications vésicales
liées à une hyperactivité réflexe du muscle de la vessie. Nous voulions concevoir un dispositif
électronique implantable qui par la stimulation électrique neurale permettra de
retrouver les fonctions vésicales de remplissage de la vessie. Le système devrait être implanté à
l’intérieur du corps sous la peau du patient et un contrôleur externe permet de
communiquer avec le stimulateur sous-cutané et de l’alimenter en énergie via un
lien inductif opérant à haute fréquence.
MÉTHODOLOGIE :
La première partie des
travaux a consisté à réaliser des prototypes sur PCB avec des composants
programmables disponibles commercialement (FPGA et micro-contrôleur) afin de
pouvoir les implanter et ensuite valider les méthodes de stimulations
utilisées. Une version intégrée de ce
système a été conçue et fabriquée dans la technologie CMOS 0.18 micron. En plus de posséder toutes les
fonctionnalités des stimulateurs précédemment réalisés en technologie discrète,
ce nouveau système combine un nouveau type de stimulation sélective dite
flexible permettant à l’usager de générer les formes d’ondes de stimuli de son
choix. Le circuit contient aussi un bloc
de mesure d’impédance permettant de caractériser l’interface électrode-nerf.
RÉSULTATS :
Un prototype implantable
(4cm de diamètre) nous a permis de valider les fonctionnalités du stimulateur à
travers des expérimentations chroniques sur des animaux.
La version intégrée a été
soumise à des simulations exhaustives et a été testée matériellement après
réception Les tests ont montré que les hautes fréquences générées pouvaient
atteindre 75KHz tandis que les basses variaient de 4.6Hz à 1.2KHz. Le système de stimulation peut générer des
impulsions à une durée aussi grande que 853us avec une précision de 3us. 32 points composant une période d’un signal
offre ainsi une grande variété de formes d’ondes de stimulation.
|
BENDALI, Abdelhalim |
DIPLÔME:
M.Sc.A. |
TITRE:
Conception de circuits analogiques de précision utilisant des résistances ajustables intégrées.
RÉSUMÉ:
Le projet consiste à étudier et à proposer des architectures flexibles de circuits analogiques dont l’ajustement de l’amplitude des signaux de sortie est basé sur la variation d’éléments résistifs intégrés. Le but est d’améliorer la précision de ces circuits, en tenant compte du meilleur compromis entre la complexité du circuit et ses performances.
Nous avons proposé et réalisé une référence de tension bandgap opérant à très basse tension d’alimentation fabriquée dans le procédé CMOS 0.18mm.
PROBLÉMATIQUE:
Dans les systèmes analogiques, on a souvent besoin des circuits de grande précision qui peuvent influencer grandement les performances de ces systèmes. L’une des approches utilisées est le recours à un réglage des résistances ajustables.
Parmi les contraintes au réglage des résistances intégrées, on retrouve le coût du procédé de fabrication, qui peut être élevé, la grande dimension de la résistance et l’erreur relative sur la valeur ajustée elle-même.
Des recherches récentes sur des éléments résistifs ajustables de haute précision, de la taille d’un transistor CMOS, ont ouvert de nouveaux horizons à leur utilisation.
Le but du projet est de tirer avantage de ces éléments précis et de proposer des méthodes de compensation et de réglage pour des circuits référence de tension.
MÉTHODOLOGIE:
Notre objectif premier consiste à définir les architectures et les parties de la fonctionnalité du circuit nécessitant un ajustement précis et qui, par ce fait, améliorent les performances du système. L’approche est la suivante :
· Identification des parties sensibles à l’ajustement de résistances dans les références de tension;
· Optimisation des circuits ciblés.
RÉSULTATS:
Une topologie de
référence de tension CMOS a été proposée.
Elle est basée sur l’utilisation d’un noyau bandgap et elle
réalise une compensation en température du premier ordre. Le travail a été publié en mai 2002 pour la
conférence ISCAS 2002 sous le titre :
« Low-voltage
bandgap reference with temperature compensation based on a threshold voltage
technique ». Le travail de maîtrise
a été achevé et présenté en 2003.
BENNY, OLIVIER |
DIPLOME: M.Sc.A. |
TITRE:
Développement d’un modèle de communication à plusieurs niveaux
d’abstraction en SystemC dans le contexte d’une plate-forme de codesign pour
les systèmes sur puce.
RÉSUMÉ :
Avant d’engager le développement d’un système sur puce, une étape de
partitionnement doit être franchie, dans laquelle l’application est divisée en
plusieurs modules matériels et logiciels à concevoir ou réutiliser. Un projet actuel au sein du groupe de
recherche a pour but la conception d’une plate-forme qui pourra servir à la
fois d’architecture de base et d’outil d’aide à la conception des systèmes
numériques. Le sous projet qui sera
présenté consiste à fournir un modèle de communication à plusieurs niveaux
d’abstraction pour la plate-forme. Le
raffinement des communications pourra se faire de façon transparente le plus
possible.
PROBLÉMATIQUE :
Au niveau système, la conception d’une application embarquée peut être
amorcée en premier lieu par l’élaboration d’un modèle purement fonctionnel, où
l’on exprime la fonctionnalité désirée d’une application en termes de modules,
de ports, d’interfaces, de processus et de canaux. L’étape subséquente consiste à partitionner
les modules; c’est-à-dire de décider de la nature matérielle ou logicielle que
prendra ces différents modules lors de la synthèse. L’objectif primordial de notre méthodologie
est de permettre aux concepteurs de profiter pleinement de la plate-forme pour
pouvoir développer leurs applications, sans avoir à modifier le système
d’exploitation ou les composants généraux de la plate-forme. Pour ce faire, nous devons garantir que les
modules écrits en SystemC pourront être implémentés en logiciel ou en matériel,
et qu’à tout moment il sera possible de
changer la nature d’un module facilement.
MÉTHODOLOGIE :
SystemC est un langage basé sur le C++ qui permet de modéliser à haut
niveau et de simuler des systèmes matériels et logiciels. La réalisation d’une plate-forme en SystemC
s’inscrit dans un vaste projet développé par le groupe de recherche CIRCUS
(www.grm.polymtl.ca/circus). La
réalisation d’un outil permettant la conception bout en bout de systèmes embarqués. À son niveau, la plate-forme en SystemC
permettra d’effectuer efficacement la partition entre les modules logiciels et
les modules matériels. Pour cela, un
utilisateur pourra tester différentes configurations logicielles/matérielles et
ce, sans avoir à faire de changements dans le code de ses modules. Ces configurations seront simulées par
SystemC et une série d’estimateurs renseignera le concepteur sur le rendement
de sa configuration, comme les délais, la puissance, et la surface. Parallèlement à la simulation, des outils de
vérification l’assureront de la validité du système. Une fois sa configuration choisie et validée,
l’utilisateur pourra raffiner son système en diminuant le niveau d’abstraction,
pour se rapprocher graduellement de la plate-forme réelle.
RÉSULTATS :
Les exemples d’applications développés démontrent qu’un simulation au
premier niveau d’abstraction est environ 50 fois plus rapide qu’au niveau plus
bas, où un ISS (Instruction Set Simulator) et un canal de type TLM (Transactional
Level Model) synchrone consomment plus de temps de simulation. Par contre, à ce niveau, les simulations
informent le concepteur du nombre de cycles d’horloges lors de l’exécution, ce
qui lui permet d’estimer ses choix de partitionnement. Plusieurs applications et exemples sont en
cours de développement et davantage de résultats sont attendus sous peu. Le mémoire a été présenté et accepté.
BERTOLA, Marc |
DIPLÔME: M.Sc.A. |
TITRE :
Conception,
réalisation et étude d’une plate-forme générique basée sur le protocole AMBA.
RÉSUMÉ :
Le but
de ce projet est d’étudier les défis de la conception de systèmes-sur-puce en
développant une plate-forme qui respecte le protocole AMBA AHB. Le processus de développement sert de contexte
permettant l’identification à l’effet de divers choix architecturaux.
PROBLÉMATIQUE :
Avec
les progrès de la technologie, il devient possible de développer des systèmes
complets sur une même puce. Cette
abondance de ressources vient introduire de nouvelles difficultés pour les
concepteurs : la complexité des
systèmes est maintenant si grande qu’il devient nécessaire d’adopter de
nouvelles techniques de design. Ce travail
est dirigé vers l’étude de nouveaux défis provenant de ces
techniques : la conception
d’adaptateurs (wrappers), la familiarisation avec le protocole de
communication AMBA AHB et la division d’un système en une hiérarchie de bus.
MÉTHODOLOGIE :
La
première étape était d’identifier les besoins que la .plate-forme devait
satisfaire :
Ø utiliser le processeur
ARM7/TDMI;
Ø contenir le matériel
nécessaire pour supporter un système d’exploitation temps-réel (RTOS);
Ø être tolérant aux
modifications;
Ø maximiser la bande
passante disponible au microprocesseur;
Ø être structuré de façon à
permettre la génération automatique.
La
conception de la plate-forme consiste donc en un raffinement progressif d’une
architecture initiale dans le but de répondre à ces besoins.
RÉSULTATS :
La
première version de la plate-forme a été complétée en décembre 2002. Depuis, la plate-forme a été utilisée dans
plusieurs laboratoires dans un cours des cycles supérieurs (INF6501 –
Spécification et conception de systèmes embarqués). Cette expérience a été l’objet d’un article
publié dans le contexte du Microelectronics Symposium on Education 2003, à Anaheim
(Californie).
Les
connaissances acquises lors de la conception des adaptateurs (wrappers) ont
mené au développement d’une méthodologie de conception qui sera présentée lors
du Euromicro Symposium on Digital System Design 2003, à Belek (près de Antalaya,
Turquie). La plate-forme sera bientôt
disponible sur le site Web du CIRCUS. Le
mémoire a été présenté et accepté.
BOYER, Stéphane |
DIPLÔME: M.Sc.A. |
TITRE:
Design et test in vivo d’un microstimulateur urinaire sélectif implantable.
RÉSUMÉ:
Au
Québec seulement, des milliers de personnes souffrent de défaillance du système
urinaire. Le problème sur lequel nous
travaillons est celui de la rétention urinaire des personnes ayant subi des
lésions au niveau de la colonne vertébrale (paralysie). Notre but est de remplacer les systèmes
actuels (les sacs par exemple) et de restaurer les fonctions vitales du système
urinaire de façon à améliorer la qualité de vie.
PROBLÉMATIQUE:
En utilisant un stimulateur neuromusculaire miniaturisé implantable et un contrôleur externe, on excite le nerf S2 partant de la colonne et allant jusqu’au muscle de la vessie et du sphincter pour évacuer l’urine. Une nouvelle technique de stimulation sélective est proposée pour provoquer l’écoulement tout en évitant la contraction simultanée du muscle de la vessie et du sphincter, qui entraîne une pression excessive indésirable.
MÉTHODOLOGIE:
Le système de stimulation que nous proposons est composé de deux parties principales soient l’implant et le contrôleur externe. Il s’agit d’un système versatile et fonctionnel qui répond au problème complexe de la neurostimulation tout en étant simple d’utilisation pour l’usager. C’est l’unité externe qui contrôle la stimulation tout en assurant l’alimentation en énergie de l’implant via une interface à couplage magnétique à haute fréquence. Lors de chaque stimulation, les paramètres sont transmis par le contrôleur à l’implant qui s’assure de leur validité par des algorithmes de détection d’erreurs. Le contrôleur externe est portatif et très simple d’utilisation Un écran à cristaux liquides permet de sélectionner les paramètres désirés.
L’implant est constitué d’un circuit imprimé circulaire d’environ 3,5 centimètres de diamètre. L’implant est composé de trois blocs soient : l’entrée, le traitement et la sortie. Un circuit intégré programmable non volatile (FPGA) est utilisé pour contenir toute la partie numérique de traitement. Le circuit est moulé dans une substance dure pour assurer sa rigidité et ensuite isolé dans un produit bio-compatible. Une électrode spéciale est utilisée pour relier l’électrode à l’implant.
RÉSULTATS:
Le
système réalisé avec des composants commercialement disponibles est totalement
fonctionnel et il est à l’essai en ce moment au département d’urologie de
l’Université McGill. La partie de
contrôle et de génération des stimuli ainsi que la source de courant commandée
ont été réalisés et testés. Ces modules
ont été fabriqués sur un circuit intégré en CMOS 0.35micron par l’entremise de
la Société canadienne de Microélectronique.
La partie radiofréquence (RF) est actuellement en phase de design.
BOYOGUENO
BENDÉ, André |
DIPLÔME:
Ph.D. |
TITRE:
Méthode de conception du module de réception pour les communications par fibres optiques.
RÉSUMÉ:
Dans le domaine des transmissions en général et celui des transmissions par fibres optiques en particulier, les circuits électroniques sont conçus pour satisfaire un ensemble de critères et de performances spécifiques. Le but de notre recherche est d’analyser et de proposer des méthodes de conception du module de réception pour les systèmes de communication par fibre optique mettant en jeu des hautes fréquences d’opération.
PROBLÉMATIQUE:
Avec l’explosion des communications par fibres optiques et des communications sans fil, de même que la popularité de l‘internet, la demande en bande passante devient de plus en plus forte. Les équipements de transmission et de réception sont de nos jours appelés à fonctionner à des débits de transmission de plus en plus élevés. Leur conception et leur fabrication deviennent de plus en plus complexes, car mettant en jeu des hautes fréquences d’opération.
Grâce à sa grande bande passante, la fibre optique est utilisée comme lien par excellence pour les communications à longues distances. Les fibres optiques mono modes à grande capacité de transmission ont déjà été développées mais leur bande passante demeure encore sous exploitée. Les principales limitations des systèmes de transmission par fibre optique sont l’atténuation et la dispersion dans la fibre optique, la gamme dynamique du module de réception, la bande passante et le bruit des circuits électroniques, les pertes de couplage dans les interfaces optoélectroniques de transmission et de réception. La mise en œuvre des amplificateurs optiques à fibre permet de réaliser de nos jours des systèmes de transmission dont la performance n’est plus que limitée par l’électronique aux interfaces optoélectroniques.
D’où la nécessité de développer des dispositifs optoélectroniques à haute performance répondant à la forte demande du marché des télécommunications. Ce développement repose d’une part sur l’amélioration des procédés de fabrication avec une modélisation plus accrue et d’autre part, sur la mise en œuvre de nouvelles méthodes de conception répondant aux nouvelles exigences permettant de tirer le maximum de performance dont dispose ces nouvelles technologies.
MÉTHODOLOGIE:
Nous présentons la conception du module de réception basée sur l’amplificateur à transimpédance; nous proposons deux méthodes de conception permettant d’étendre sa bande passante et d’améliorer son adaptation à un environnement 50 Ohms. Un effort particulier est accordé à la protection contre les décharges électrostatiques, au partionnement des sous circuits, à la sensibilité au bruit des alimentations et aux variations du procédé de fabrication. Grâce à la modélisation, nous proposons une méthodologie de simulation permettant de prédire le comportement du module dans un environnement réel de fonctionnement.
RÉSULTATS:
Trois types de configuration à transimpédance ont été proposés et publiés. Une modélisation permettant de mettre en exergue les effets parasites dus aux imperfections des différents couplages a été faite. Une méthode d’évaluation de la stabilité dans la bande passante d’intérêt a également été proposée. La rédaction de la thèse est en cours.
BUFFONI,
Louis-Xavier |
DIPLÔME: M.Sc.A. |
TITRE:
Conception d’un système de traitement d’image dédié à un implant visuel
cortical.
RÉSUMÉ:
Ce projet s’inscrit dans le cadre du système visuel cortical (SVC),
système dont le but est de rendre la vue à des aveugles par la stimulation
électrique du cortex visuel cérébral. Il
tente de faire le lien entre le capteur d’images et le stimulateur cortical, en
envoyant à ce dernier que les informations visuelles pertinentes, extraites des
images provenant du monde réel.
PROBLÉMATIQUE :
Depuis plusieurs années, il a été démontré qu’il était possible de créer
la sensation de vision en stimulant électriquement le cortex visuel. Ces percepts sont communément appelés
« phosphènes ». Le but d’un
implant visuel cortical est de recréer des images compréhensibles en stimulant
plusieurs phosphènes simultanément. Il
n’existe cependant aucune étude qui se soit penchée sur la question, à savoir
le contenu d’image qu’il est envisageable de générer par un implant visuel afin
de rendre une vue fonctionnelle à un aveugle.
Car il est évident qu’une image ne peut être entièrement reproduite sur
le cortex : la résolution, le nombre de pixels, le nombre de niveaux de
gris, et d’autres contraintes biomédicales rendent cela impossible. Le présent projet tente donc de répondre à
cette question, et par la même occasion, fournir un premier lien entre un
capteur d’images et l’implant.
MÉTHODOLOGIE :
Une recherche de la littérature a été effectuée afin de comprendre
l’organisation des phosphènes dans le champ visuel. Un programme de visualisation de ces
phosphènes a été implanté. Il fonctionne
en temps réel et permet l’affichage de l’image entrée, l’affichage de l’image représentée
sous forme de phosphènes telle qu’un aveugle la verrait et un lien vers un
système matériel de traitement d’image.
L’étude des besoins en traitement d’image pour un SVC révèle qu’une place
importante doit être laissée aux traitements de bas niveau. Afin de les rendre faisables rapidement, un
accélérateur matériel de calcul a été implémenté.
L’étude porte présentement sur les
algorithmes mathématiques à implémenter.
Ces algorithmes sont de bas, moyen et haut niveau, Des tests sont effectués sur des images
fixes. Lorsque la qualité sera jugée
satisfaisante, ils seront implémentés dans un système embarqué comprenant un
DSP (digital signal processor).
Ce système sera branché au logiciel de visualisation décrit plus
haut. La pertinence de l’accélérateur de
calcul pourra ensuite être justifiée de manière quantitative. Tous les éléments seront finalement mis
ensemble afin d’offrir un prototype de système de traitement d’image flexible
permettant son intégration graduelle d’outil de test médical à un système
portable.
RÉSULTATS :
Les algorithmes de traitement d’images sont en cours d’implémentation et
sont évalués qualitativement. Une
évaluation quantitative des résultats (vitesse, consommation de puissance) sera
faisable lorsqu’ils seront implémentés en système embarqué. Cela permettra également d’évaluer exactement
le gain de vitesse de l’accélérateur de calcul.
Lorsque le système sera branché au logiciel de visualisation, une
évaluation subjective du système complet sera possible, en temps réel.
|
BUI, Hung
Tien |
DIPLÔME: Ph.D. |
TITRE:
Généralisation et application de la technique «Shunt-Peaking» pour la
conception des circuits numériques de très haute vitesse.
RÉSUMÉ :
Le but du projet est de trouver des manières de repousser les limites
intrinsèques de la technologie CMOS.
Pour atteindre des vitesses de plus en plus élevées, on a recours, entre
autres, à des techniques inspirées de la technologie bipolaire et de la
microélectronique à fréquences-radio. De
plus, nous comptons proposer une manière systématique de concevoir des circuits
numériques qui vont rouler à des vitesses beaucoup plus élevées que les
circuits actuels. Pour prouver les
théories que nous proposons, il est proposé de concevoir des modules qui font
partie d’un transcepteur de très haute vitesse.
PROBLÉMATIQUE :
Avec l’arrivée des standards tels que le OC-192 et le OC-768, il est
important de pouvoir réaliser des circuits pouvant traiter les données qui
arrivent à des vitesses pouvant aller jusqu’à 10 Gb/s (OC-192) et même 40 Gb/s
(OC-768). Certaines technologies, telles
que le GaAs et le SiGe, permettent la réalisation de ces circuits de façon plus
aisée. Cependant, ces technologies
consomment beaucoup de puissance et coûtent cher.
Dans le passé, la technologie CMOS n’était pas communément utilisée dans
la conception de circuits de haute performance puisqu’elle était trop
lente. Cependant, avec la réduction à
l’échelle, nous sommes désormais capables d’atteindre des vitesses de quelques
GHz en 0.18mm. Les chercheurs s’intéressent à la possibilité
de réaliser des transcepteurs en CMOS, puisque cette technologie coûte moins
cher, consomme moins de puissance et peut s’intégrer aux autres circuits CMOS
sur une même puce.
Nous nous inspirons des techniques de la microélectronique à
fréquences-radio pour proposer des approches et des méthodes de conception de
circuits numériques plus rapides.
MÉTHODOLOGIE :
Pour atteindre nos objectifs, nous
comptons procéder comme suit :
·
Revue de littérature;
·
Modélisation à haut-niveau avec
Matlab/Simulink pour développer et valider la théorie de fonctionnement;
·
Modélisation à bas niveau avec ADS (Agilent)
et ASITIC pour les réalisations d’inductances et l’analyse du comportement
électromagnétique des éléments du circuit;
·
Modélisation au niveau circuit des portes
logiques que nous proposons et simulation avec HSPICE/Spectre;
·
Conception de circuits pour la réalisation de
transcepteurs à haute vitesse.
RÉSULTATS :
·
Une étude approfondie de l’état de l’art a
été faite et une synthèse a été rédigée;
·
La modélisation Matlab est en cours ainsi que
la réalisation d’inductances;
·
Une puce démontant nos résultats
préliminaires a aussi été soumise pour fabrication: nous attendons qu’elle
revienne pour la tester.
|
CANTIN,
Marc-André |
DIPLÔME:
Ph.D. |
TITRE:
Conversion matérielle automatique d'algorithmes de traitement de signal du format virgule flottante au format virgule fixe.
RÉSUMÉ:
La conversion d’un algorithme du format virgule flottante au format virgule fixe est une tâche fastidieuse et complexe. Un outil de conversion automatique d’un format à l’autre permettrait au concepteur d’accélérer le processus d’implantation matérielle d’un algorithme de traitement de signal.
PROBLÉMATIQUE:
Tandis que la majorité des algorithmes d'analyse et de traitement des signaux radars sont développés en virgule flottante, leur implantation requiert fréquemment des opérateurs à virgule fixe, afin de rencontrer les contraintes de coût et de performance. Dans le but de conserver les propriétés de l'algorithme original, d'éviter les erreurs de débordement ou la perte de précision, chaque opérande doit être représentée par un nombre de bits adéquat.
MÉTHODOLOGIE:
La tâche consiste à propager vers les entrées la tolérance d’erreur des sorties définies par l’usager, ce qui permettrait de minimiser à la fois le nombre de bits nécessaires pour représenter chaque opérande et la surface totale de l’implantation matérielle de l’algorithme. Également, un outil automatique qui convertit un programme à virgule flottante en un programme à virgule fixe, qui considère la contrainte matérielle et qui pourrait être étendu aux outils de conception VLSI, permettrait d’accélérer le processus d’analyse et d’implantation d’un algorithme.
RÉSULTATS:
Une méthode qui détermine automatiquement la résolution en bits des opérandes est proposée dans le but d’implanter l’algorithme IMOP. La méthode utilise un outil de simulation à point fixe qui permet de simuler à la fois en précision finie et infinie. La méthode obtient une solution en calculant l’écart entre le modèle à point fixe et le modèle à point flottant. Une procédure sélectionnée sur la base d’expérimentation, minimise cet écart entre les deux modèles, et obtient une solution optimale qui respecte les spécifications de l’utilisateur. Présentement, quatre procédures ont été élaborées et analysées, puis comparées avec cinq procédures existantes dans la littérature scientifique. Afin de comparer ces neuf procédures d’optimisation sur la base du nombre d’itérations et de la qualité de la solution finale obtenue, la méthode a été appliquée sur douze algorithmes DSP. Les résultats obtenus par la méthode, montrent que certaines procédures obtiennent une solution optimisée pour les douze bancs d’essai. Cette méthode s’est avérée efficace pour déterminer la résolution en bits des opérandes d’un algorithme de traitement des signaux radars, d’un algorithme pour le traitement des images et d’un décodeur servant à la communication digitale.
|
CARNIGUIAN,
Sylvain |
DIPLÔME:
M.Sc.A. |
TITRE :
Égalisation
de la consommation de puissance de l’implant visuel cortical par
l’implémentation d’un algorithme de balayage adapté.
RÉSUMÉ :
Ce mémoire s’inscrit dans le projet d’implant visuel
cortical. Cette partie traite de la recherche
d’un algorithme visant à faire le balayage des images à traiter de manière à
éviter un trop grand nombre de stimulations simultanées de grande
intensité. De sa validation par
simulation, de son implémentation par une architecture dédiée et de sa vérification
à l’aide d’outils de co-simulation.
PROBLÉMATIQUE :
Avec l’apparition de la vidéo dans de nouveaux systèmes
intégrés tels que les téléphones 3G ou d’autres applications spécifiques, de
nouveaux problèmes sont apparus et le bloc d’affichage est devenu, dans un
système, une source importante de consommation d’énergie. Beaucoup de directions furent étudiées pour
contrôler ou réduire la puissance d’énergie de la présente partie. Cependant, la plupart d’entre elles font
appel à de nouvelles sortes d’affichage, comme les écrans OLED, ou à une
réduction de l’alimentation. Une des
applications qui est confrontée à ce problème est l’implant visuel
cortical. En effet, lorsque se
produisent plusieurs stimulations simultanées d’électrodes, un fort courant est
exigé. Ceci implique des pics de
consommation de courant qui ne peuvent être fournis par l’alimentation. Une solution à ce problème est de lisser en
temps réel la consommation de puissance de l’affichage. Pour faire une telle chose, il est nécessaire
de traiter l’image par la partie externe de l’implant pour éviter une
consommation de puissance dans la partie interne. L’approche qui a été adoptée pour résoudre ce
problème était la création d’un algorithme basé sur un balayage d’image adapté.
MÉTHODOLOGIE :
La première étape était la recherche dans la littérature
existante des algorithmes de balayage d’image adapté et des techniques de
traitement de l’image. La deuxième étape
fut la recherche d’un algorithme ainsi que sa validation. Après avoir décomposé le problème, l’approche
qui a été choisie fut de partir de solutions envisageables puis de définir à
partir de recherches empiriques un premier algorithme. Pour valider partiellement cet algorithme,
des étapes de simulation grâce à l’outil MATLAB furent choisies. Puis une recherche des fondements
mathématiques de cet heuristique a été trouvée.
Cette manière de procéder fut répétée jusqu’à arriver au meilleur
algorithme. La validation finale de cet
heuristique fut sa démonstration mathématique.
L’étape suivante fut la recherche de l’architecture équivalente à cet
algorithme et sa validation à l’aide d’outils de co-simulation tels que Specman
e-elite et Modelsim.
RÉSULTATS :
Les simulations des algorithmes trouvés nous ont permis de
dégager plusieurs résultats importants.
Un de ces résultats est l’écart type en fonction de différentes tailles
de matrices, qui nous permet de voir la dispersion des valeurs par rapport à la
moyenne. L’efficacité des algorithmes
OSS et SOSOS trouvés, est importante et ceci quel que soit la taille N de la
matrice. En effet, l’algorithme SOSOS
permet de réduire au maximum l’écart type.
L’architecture a été codée en VHDL puis elle a été co-simulée à l’aide
d’outils et testée avec Specman e-elite et Modelsim. Ces outils permettant de rendre possible une
couverture fonctionnelle optimum de ce design.
La prochaine étape sera l’intégration sur une plate-forme FPGA puis sa
validation par différents tests.
|
CATUDAL,
Serge |
DIPLÔME:
M.Sc.A. |
TITRE:
Validation et vérification des modules de traitement vidéo.
RÉSUMÉ:
L’objectif
de ce projet consiste à développer une méthode afin de valider et de vérifier
des modules de traitement vidéo. Le
problème de cet objectif est donc d’étudier les méthodes de vérification
formelle et fonctionnelle les plus adéquates pour ce type d’application. Il s’agira de plus de concevoir des bancs
d’essai de haut niveau pour des algorithmes de traitement vidéo comprenant une
génération de stimulus autonome, une analyse de couverture fonctionnelle ainsi
que des méthodes d’auto vérification. Il
faudra aussi étudier les problèmes spécifiques de cette classe d’application,
soit les cas limites du traitement vidéo, et évaluer les métriques
fonctionnelles adéquates pour assurer la complétion de la vérification du
module.
PROBLÉMATIQUE:
Les circuits numériques deviennent de plus en plus complexe au fil des ans. Cela implique qu’ils nécessitent alors plus de temps de vérification. Le milieu de la microélectronique est très peu avancé en matière de techniques de vérification, contrairement au milieu informatique. De ce fait, il s’agit donc d’adapter le savoir faire de plusieurs années d’expérience du domaine de l’informatique au domaine de la microélectronique afin de rendre la vérification de circuits numériques plus efficace.
MÉTHODOLOGIE:
Les
étapes suivantes devront être réalisées dans ce projet :
· Implémenter le prototype d’un module de traitement vidéo;
o Revue d’une littérature sur les métriques objectives de mesure de qualité d’image;
o Développement d’un outil pour l’environnement de simulation de modules de traitement vidéo;
o Implémenter en C/C++ un algorithme réducteur de bruit et raffiner ce dernier afin de l’implémenter en SystemC;
· Élaboration d’une méthode afin de valider et vérifier des modules de traitement vidéo et prouver celle-ci à l’aide du prototype développé antérieurement;
· Application de la méthode sur un design d’un module de traitement vidéo plus complexe, soit un réducteur de bruit configurable et programmable.
RÉSULTATS:
La première étape énumérée ci-haut est présentement en cours de réalisation.
CHEBLI,
Robert |
DIPLÔME: Ph.D. |
TITRE:
Émetteur-récepteur sans fil intégré sur puce pour un système ultrasonique.
RÉSUMÉ:
Les progrès en microélectronique ont eu un impact significatif sur la miniaturisation de systèmes électroniques dédiés à des applications médicales et surtout en échographie. Notre objectif est de proposer de nouvelles techniques pour réduire les dimensions de ces équipements et en particulier les étages d’émetteur-récepteur qui sont conventionnellement réalisés sur circuits imprimés. À savoir que la basse consommation de puissance, le faible bruit, l’encombrement, la meilleure qualité d’images sont parmi les défis de taille qui nécessitent d’innover à plusieurs niveaux de complexité. Nous proposons une nouvelle topologie permettant l’intégration des étages émetteur-récepteur conventionnels sur une puce de très faible dimension. L’émetteur regroupe une interface de commande RF et une sonde électronique sans fil à balayage sectoriel. Ce type de balayage sera réalisé avec un réseau annulaire de cristaux. Cette technologie offre une haute résolution latérale et une symétrique par rapport aux profondeurs. La sonde consiste en une pile d’alimentation, un convertisseur DC/DC (haute tension), un générateur d’impulsions et un amplificateur de puissance pour exciter le cristal. Le récepteur intègre un limiteur pour isoler ce dernier de l’impulsion de haute tension, un préamplificateur pour amplifier les signaux d’entrée à faible amplitude, un filtre passe-bande pour éliminer le bruit d’entrée, un AGC (Automatic Gain Compensator) pour compenser l’atténuation des signaux et éliminer le contraste d’image, un amplificateur logarithmique pour compresser les signaux amplifiés, un filtre passe-bas pour détecter leurs enveloppes et finalement un convertisseur analogique/numérique utilisé pour les numériser.
PROBLÉMATIQUE:
L’utilisation
d’un amplificateur logarithmique permet de compresser les échos reçus de forte
amplitude ce qui provoque la création des artéfacts sur l’écran du
moniteur. Réalisation d’un convertisseur
DC/DC à faible consommation de puissance et avoir un temps de stabilisation
inférieur à la période de la répétition d’une impulsion.
MÉTHODOLOGIE:
La
conception et l’intégration de l’ensemble du module émetteur-récepteur sur une
puce nécessitent les étapes suivantes:
· Étudier les méthodes d’optimisation et les topologies de circuits intégrés à faible bruit et consommation de puissance;
· Simulation et caractérisation des modules en utilisant le logiciel MATLAB;
· Conception, fabrication, validation et test.
RÉSULTATS:
Nous avons proposé une nouvelle architecture d’un
convertisseur DC/DC de tension de sortie supérieure à 200 V, basée sur
l’utilisation des transistors CMOS à haut voltage fournis par la compagnie
Dalsa Semiconductor. La réalisation de
cette architecture est en cours.
|
CHEVALIER, Jérôme |
DIPLÔME: M.Sc.A. |
TITRE :
Partitionnement, vérification et raffinement de système logiciel/matériel
conçu à haut niveau en SystemC.
RÉSUMÉ :
Le projet consiste à concevoir une méthodologie pour le partitionnement
et à construire une plate-forme à haut niveau en SystemC. Cette plate-forme
permet la simulation et l’estimation au niveau transactionnel des systèmes
co-design logiciel/matériel sur puce.
PROBLÉMATIQUE :
L’utilisation combinée de processeur d’usage général et de circuits
spécialisés nécessite des méthodologies de conception nouvelles. Ces méthodes et techniques doivent notamment
permettre au concepteur du système d’en effectuer la spécification et la
modélisation sans se soucier du découpage logiciel/matériel, tout en l’aidant à
effectuer ce partitionnement par la suite.
Le projet consiste à concevoir une méthodologie pour le partitionnement
et à construire une plate-forme à haut niveau en SystemC. Cette plate-forme permettra la simulation et
l’estimation au niveau transactionnel des systèmes co-design. Les résultats de ces simulations permettront
de valider les systèmes et d’obtenir un partitionnement adéquat. Par la suite, le système partitionné doit
être raffiné aussi bien au niveau du code interne à chaque module qu’au niveau
des communications en ayant pour cible sa synthèse et son intégration sur un
FPGA contenant déjà une architecture commerciale (processeur et bus).
MÉTHODOLOGIE :
La démarche consiste d’abord à effectuer une revue des méthodologies de
spécification et de partitionnement existantes pour le niveau transactionnel.
La majorité de ces méthodes sont dédiées exclusivement au matériel, mais elles
constituent une bonne approche pour construire une méthodologie pour le
co-design. Suite à ces lectures, nous
allons créer notre propre méthodologie.
Elle doit permettre de construire et simuler une modélisation du système
au niveau transactionnel. Le but étant
de trouver le partionnement idéal entre le logiciel et le matériel pour un
système donné en simulant diverses configurations de ce système. Pour cela, notre méthodologie doit permettre
le passage de module du logiciel au matériel et vice-versa sans avoir à y
effectuer de changement.
Après avoir détaillé l’ensemble des contraintes à respecter sur le codage
et la communication des modules, nous avons choisi d’implémenter cette
méthodologie sous forme d’une plate-forme haut niveau en SystemC, utilisant un
ISS avec un OS pour la partie logiciel et un bus pour la partie matériel. Cette architecture permettra d’obtenir une
simulation réaliste du logiciel en fournissant les aspects interruption et
exécution séquentiel pour les modules placés en logiciel. Pour la partie matérielle, nous retrouverons
les notions d’exécution parallèle et de partage des communications.
Ensuite, une plate forme(et les modules de l’application) doit être
raffinée en ayant pour cible sa synthèse et son intégration sur un FPGA
contenant déjà une architecture commerciale (processeur et bus). La simulation et la vérification des étapes
intermédiaires du raffinement se feront à l’aide de langages tels que le E et
d’outils de co-simulation comme Seamless CVE et C-bridge.
RÉSULTATS :
La méthodologie de conception a été élaborée, les choix et les problèmes
d’implémentation ont été résolus et la
plate-forme de simulation en SystemC a été implémentée.Le mémoire n’a pas été
complété à cause d’un passage direct au Ph.D., mais il se poursuivra dans le
cadre du Ph.D.
|
CHOUCHANE, Tahar |
DIPLÔME: M.Sc.A. |
TITRE :
Conception d’un mélangeur RF en technologie CMOS 0.18mm.
RÉSUMÉ :
Le développement rapide de l’industrie des communications sans fil
engendre une forte demande pour des solutions de plus en pus intégrées de moins
en moins chères et à faible consommation.
En outre, cette croissance a conduit à la prolifération de différentes
normes et services causant la saturation et un encombrement insupportable. Ainsi, cette explosion des réseaux de
téléphones mobiles exige de nouveaux systèmes présentant de forts débits et à
large bande. Ceci a poussé à l’émergence
d’autres axes dans la conception qui demande de nouveaux défis pour réaliser
les défis de la nouvelle génération des systèmes.
Pour répondre à ce besoin, ce travail consiste en la conception d’un
mélangeur RF intégré en technologie CMOS 0.18mm. Sa fonction consiste à convertir des
fréquences à travers un processus non linéaire de mélange de signaux. Cependant, cette non linéarité associée aux
interférences génèrent des distorsions et des effets parasites indésirables qui
limitent les performances du système et dégradent le signal désiré.
PROBLÉMATIQUE :
Les dispositifs et les circuits en radio-fréquence sont souvent réalisés
avec des technologies coûteuses tels que le GaAs ou la technologie
bipolaire. Cependant, de nombreux
efforts cherchent à réaliser les circuits en radio-fréquence avec des
technologies à moindre coût. Le choix de
la technologie CMOS est une alternative qui est particulièrement motivé par ses
performances, son bas coût et sa compatibilité avec les circuits
numériques. Cependant, pour atteindre
cet objectif, les critères dans la conception changent et imposent de nouveaux
défis et de nouvelles structures.
Le mélangeur constitue un module critique dans un système de
communication sur lequel est reporté la plus grande contrainte de linéarité et
de distorsion. Ainsi, un ensemble de
difficultés découle du caractère d’interaction des signaux et de sa non
linéarité. Comme le mélangeur est
destiné à opérer à de hautes fréquences, ces effets sont beaucoup plus
nuisibles et prononcés et ont un impact direct sur la performance de l’ensemble
du système. Sa réalisation implique
souvent de faire un compromis entre ses performances tel que le gain de
conversion, la linéarité, le bruit ou encore la consommation.
En outre, la tendance de l’intégration et de faible tension d’opération
est moins évidente en haute fréquence pour réaliser des performances
acceptables. Donc, la conception de ce
module RF représente un défi pour réaliser la future génération des systèmes de
communication.
MÉTHODOLOGIE :
La méthodologie prévue pour réaliser ce travail est la suivante :
·
Étude bibliographique et comparaison des
travaux réalisés en RF et sur les systèmes de communication;
·
Revue de différentes techniques de conception
des mélangeurs RF en CMOS;
·
Définition des spécifications et choix de
l’application;
·
Choix et étude de la structure afin de
localiser les facteurs limitatifs;
·
Conception de l’architecture proposée;
·
Fabrication de la puce chez TSMC;
·
Analyse et comparaison des résultats.
·
Conception et évaluation de l’ensemble du
module.
RÉSULTATS :
Le résultat mélangeur RF a été conçu, simulé et fabriqué dans un procédé
CMOS 0.18mm. Les simulations ont été effectuées sous
Spectre RF et des résultats ont été obtenus pour confirmer la validation de la
proposition.
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CHOUIA, Younes |
DIPLÔME: M.Sc.A. |
TITRE
Échantillonneur bloqueur à haute performance
dédié à des CAN à très large bande.
RÉSUMÉ:
Le présent projet est orienté vers la mise en
œuvre d’un échantillonneur bloqueur à haute performance, étant dédié à une
future génération de systèmes, le modèle en question sera validé par un circuit
en technologie CMOS (0.18mm)
PROBLÉMATIQUE:
La demande croissante des dispositifs
portatifs sans fil dans les différentes applications (médicales,
divertissement, etc.) a attisé le besoin d’un système de télécommunication
(émetteur/récepteur) intégrable dans une seule puce sans aucune autre
composante externe. Ce système présente
un défi concernant le prolongement de la vie de la batterie pour des
applications portatives, soutenir des voix et des images sur de courtes et
longues distances et enfin il doit avoir une augmentation dramatique de la
fiabilité et une diminution du coût.
L’échantillonneur bloqueur est la partie
essentielle qui élimine la majorité des bruits dans un CAN, nous souhaitons proposer un circuit qui atténue
les effets du comportement non idéal des circuits CAN.
MÉTHODOLOGIE:
·
Maîtriser les différentes
architectures des circuits échantillonneur bloqueur;
·
Étudier les circuits à faible
consommation de puissance;
·
Faire la conception d’un
circuit en Verilog-A;
·
Proposer de nouvelles
techniques à haute performance;
·
Simulation, design et
implémentation de ce circuit.
RÉSULTATS:
Simulation et réalisation de «layout» d’un échantillonneur
bloqueur à haute performance de 10 bits 50M échantillons/sec en technologie
CMOS 0.18mm. Le design sera soumis pour
fabrication en mars 23004.
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CHUREAU, Alexandre |
DIPLÔME: M.Sc.A. |
TITRE :
Conception d’interfaces en UML temps réel appliquées à la radio réalisée
par logiciel.
RÉSUMÉ :
Ce projet consiste à construire un modèle de système sur puce en UML
(Unified Modeling Language) temps réel qui servira de base à une plate-forme de
conception dédiée à une famille d’application.
PROBLÉMATIQUE :
La conception de systèmes sur puce exige une approche qui allie une
vision système à une rigoureuse discipline de réutilisation. Une telle approche implique un mouvement
bidirectionnel entre les niveaux d’abstraction, du plus abstrait au moins
abstrait et vice-versa. Les outils de
conception microélectroniques sont peu adaptés à la complexité de ces systèmes,
limitant le mouvement entre les niveaux d’abstraction.
MÉTHODOLOGIE :
La conception basée interface répond aux exigences de conception de
systèmes sur puce en encapsulant les détails d’implantation d’un module dans
une coquille projetée à des niveaux d’abstraction supérieurs. Le UML temps réel est le véhicule idéal pour
concrétiser cette approche. Deux modèles
en UML temps réel sont construits afin de créer des recoupements : un modèle d’un processeur réseau et un modèle
d’une radio réalisée par logiciel. Les
capacités suivantes de la plate-forme doivent être vérifiées à l’aide de ces
modèles: réutilisation de modules,
vérification des modules et du système, évaluation de performance et
raffinement vers une implantation.
RÉSULTATS :
Dans la première partie de ce projet, un modèle exécutable d’un
processeur réseau a été construit. Ce
modèle a permis d’établir les capacités du UML temps réel à modéliser un
système sur puce. Les interfaces
internes du canal de réception d’une radio numérique ont également été
établies.
COUDYSER, Michael |
DIPLÔME: M.Sc.A. |
TITRE:
Repérage
de la direction d’arrivée d’un faisceau par rapport à un réseau d’antennes
disposées sur deux axes et à l’aide d’un réseau de neurones.
RÉSUMÉ:
L’étude propose un système de repérage de la direction d’arrivée d’un faisceau avec une précision angulaire de moins de un degré. Le système est composé d’un réseau d’antennes, qui reçoit un faisceau, et d’un réseau de neurones qui détermine l’angle d’incidence de ce faisceau par rapport au réseau d’antennes. La précision est mesurée pour un rapport signal bruit (RSD) de 10 db, comme celui que l’on rencontrerait sur un dispositif embarqué dans un satellite. L’objectif de la recherche est donc d’élaborer et d’optimiser un réseau de neurones et différents systèmes de filtrage afin d’obtenir la meilleure résolution angulaire compte tenu du bruit. L’optimisation portera aussi bien sur la forme des entrées à fournir au réseau de neurones que sur l’architecture et sur l’entraînement du réseau de neurones.
PROBLÉMATIQUE:
Pour maximiser le transfert de puissance dans des applications sans fils, une solution consiste à utiliser des antennes très directives. Mais cela impose en contrepartie de pouvoir assurer un alignement suffisamment précis des antennes émettrice et réceptrice. Lorsque l’une des antennes est mobile, on doit avoir recours à un système de détection d’angle d’incidence qui, comme son nom l’indique, permet de déterminer l’angle d’incidence du signal source. De nombreux systèmes réalisant cette fonction ont été proposés où l’information sur l’angle d’incidence peut être extraite par comparaison d’amplitude ou de phase, voire les deux simultanément. Seul inconvénient, le calibrage de tels systèmes est souvent laborieux. Une méthode offrant davantage de souplesse pour le calibrage consiste à utiliser un réseau de neurones.
MÉTHODOLOGIE:
La méthode consiste à étudier les systèmes déjà existants pour analyser les performances et les particularités des solutions disponibles dans la littérature. Puis une étude théorique des réseaux de neurones permettra de choisir quelle structure nous allons développer. Le système complet sera développé et simulé à partir de Matlab en modélisant le plus fidèlement possible les problèmes de bruit et les disparités sur le gain des antennes. Le réseau d’antennes sera élaboré par une équipe du laboratoire PolyGrames, ce qui permettra de valider la forme des signaux provenant des antennes.
RÉSULTATS:
Le système élaboré se compose d’un réseau de 4 antennes relié à un réseau de neurones. La précision sur l’angle d’arrivée est de 1 degré pour un cône d’incidence d’une ouverture de 90 degrés par rapport à la verticale.
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COULOMBE,
Jonathan |
DIPLÔME:
Ph.D. |
TITRE:
Simulateur visuel intra-cortical implantable.
RÉSUMÉ:
Le projet consiste à concevoir et réaliser un système intégré implantable visant à stimuler le cortex cérébral de patients aveugles. Après avoir réalisé un tel dispositif de dimension et de complexité réduites, une attention particulière sera apportée à la consommation en puissance ainsi qu’à la sécurité du dispositif par l’intégration de modules de surveillance et de contrôle de la stimulation. Différents prototypes de fonctionnalité et de complexité croissantes seront conçus, réalisés et testés in-vitro et in-vivo.
PROBLÉMATIQUE:
La réalisation d’un implant cortical au nombre de canaux de stimulation élevé demandera de relever un bon nombre de défis. Entre autres, mentionnons l’intégration de différents modules de circuits intégrés analogiques et numériques, l’interface entre les circuits et une matrice d’électrodes de grande densité, ainsi que l’encapsulation compacte et biocompatible de l’ensemble.
Une fois ces éléments développés adéquatement, une emphase importante doit être mise sur l’optimisation des modules électroniques. En effet, afin de réaliser un système possédant un grand nombre de canaux de stimulation parallèles, la consommation en puissance doit être minimisée de façon substantiellement, par rapport à ce qui est généralement fait pour les neurostimulateurs actuels. Cependant, les techniques conventionnelles visant à réduire la consommation peuvent facilement entraîner des dommages permanents sur les tissus stimulés. Un système de monitoring des charges et tensions de sortie, de contrôle et de compensation devra donc être conçu afin d’assurer l’efficacité et la sécurité de la stimulation. Des techniques novatrices permettant d’effectuer ses tâches de façon énergétiquement efficace devront être développées.
MÉTHODOLOGIE:
En un premier temps, l’objectif est de faire un implant comportant un nombre de sites de stimulation réduit, et ce de manière à maîtriser les techniques élémentaires qui seront nécessaires à la réalisation d’un système complexe (fabrication, assemblage, encapsulation, etc.). L’implant comporte une multitude de modules de stimulation indépendants, contrôlés par un module central d’interface, assurant l’alimentation du système au niveau électronique dans le but d’assurer l’efficacité et la sécurité du dispositif. Finalement, l’intégration des éléments développés sera réalisée. Le système électronique optimisé, de pleine dimension, devra être fabriqué et encapsulé avec le savoir-faire développé dans la première phase du projet.
RÉSULTATS:
Un prototype
intégré de taille réduite du module de stimulation a été réalisé et testé avec
succès. Un substrat flexible permettant
d’assembler le stimulateur avec sa matrice d’électrodes a aussi été
réalisé. Un prototype du module
d’interface a été réalisé et testé avec succès, incluant un démodulateur
novateur et performant, réalisé en composants discrets. Tous les éléments nécessaires à l’assemblage
et à l’intégration du système (logiciel et matériel – discret, intégré,
microfabrication, assemblage) ont démontré la faisabilité de la réalisation
d’un prototype implantable sous peu.
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DANG, Hung |
DIPLÔME: M.Sc.A. |
TITRE:
Convertisseur analogique à numérique de type Flash à haut taux
d’échantillonnage.
RÉSUMÉ:
L’objectif de ce projet est de réaliser un convertisseur analogique à
numérique optimal de type Flash sous la technologie CMOSP18. Les points importants à considérer sont la
précision, le taux d’échantillonnages, la consommation de puissance et la surface. Nous analysons de même les différentes
méthodes existantes permettant de minimiser l’effet de tension de décalage qui
affecte la linéarité du convertisseur.
Nous nous concentrons aussi sur les techniques de décodage du code
thermomètre au code binaire, permettant de minimiser l’occurrence d’erreurs.
PROBLÉMATIQUE:
Dans un cadre d’application radio configurable, le convertisseur doit
rencontrer des spécifications minimales requises sur la précision et la bande
passante: au moins 6-bits à un taux de un milliar d’échantillons par seconde ou
supérieur.
L’état de l’art actuel propose l’architecture de types Flash pour
atteindre de hauts taux d’échantillonnage.
Sous la technologie CMOSP18, il est raisonnable de viser une précision
de 6-bits pour des fréquences égales ou supérieures à un million d’échantillons
par seconde. La technique dite Averaging
permet de réduire l’erreur sur la tension de décalages due au défaut
d’appariement entre les transistors.
Toutefois, les simulations sur Cadence montrent qu’il est plus facile
d’obtenir le juste compromis entre le décalage et la bande-passante lorsqu’on
ne considère pas la technique Averaging
MÉTHODOLOGIE:
Nous débutons avec une étude intensive de la littérature concernant les
états d’art existants. Nous analysons
les architectures proposées et proposons des améliorations possibles. Nous simulons les modules de l’architecture
pour en déterminer les limitations et nous terminons avec la création d’un
prototype.
RÉSULTATS:
Aucun résultat n’est disponible pour l’instant.
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DEJMOUAI, Abdelouhab |
DIPLÔME:
Ph.D. |
TITRE:
Transfert d’énergie et transmission bidirectionnelle de données par couplage inductif pour des systèmes électroniques implantables.
RÉSUMÉ:
Dans le présent travail, nous proposons une nouvelle technique destinée à améliorer les performances d’un système transcutané de transfert d’énergie pour des systèmes électroniques implantables (SEI). Le système utilisé est basé sur un lien à couplage inductif est aussi bien exploité pour le transfert de l’énergie que pour la transmission bidirectionnelle de données. La technique proposée consiste en l’utilisation d’un contrôleur intégré permettant d’ajuster automatiquement les niveaux de tension d’entrée et de sortie du lien à couplage inductif. Ce contrôle automatique a pour objectif de maintenir le niveau d’énergie à transférer à l’implant à un niveau bien déterminé et de réaliser la modulation des signaux nécessaires à la transmission des données. En contrôlant le niveau d’énergie à transférer le circuit de contrôle permet aussi de minimiser la sensibilité du lien aux fluctuations de la tension d’alimentation et de l’amplificateur de puissance. Le circuit de contrôle permet aussi de réduire les pertes d’énergie résultant de l’opération de la modulation des signaux à transmettre.
PROBLÉMATIQUE:
Le recours aux systèmes électroniques implantables (SEI) a été depuis longtemps considéré comme une solution alternative pour la récupération de la fonctionnalité des organes humains paralysés. Cependant, l’alimentation de ces systèmes représente un handicap majeur dans leur design. Comme ces SEI sont destinés pour un fonctionnement à long terme, leur alimentation devrait être assurée de l’extérieur du corps. Ceci est indispensable afin d’éviter le recours aux batteries et aux opérations chirurgicales nécessaires à leur remplacement. Souvent le même lien (interface) de transfert d’énergie est aussi utilisé comme moyen de transmission de données. Donc, le développement d’une telle interface représente une étape cruciale dans la conception des SEI. C’est dans cet axe que nous menons des recherches pour concevoir des interfaces de transfert d’énergie et de transmission de données pour des systèmes électroniques implantables.
MÉTHODOLOGIE:
· Étude bibliographique détaillée des systèmes existants de transfert d'énergie;
· Étude théorique détaillée, simulation et caractérisation d'un lien à couplage inductif;
· Proposition d'une méthode pour améliorer les performances d'un système de transfert d'énergie et de transmission de données à base d'un lien à couplage inductif;
·
Conception et
intégration d’un contrôleur pour des systèmes de transfert magnétique d’énergie
et de données.
RÉSULTATS:
Conception et intégration d’un contrôleur pour des systèmes de transfert magnétique d’énergie et de données qui sont dédiés aux systèmes électroniques implantables. Le contrôleur est intégré en technologie CMOS 0,18mm et comprend principalement un modulateur de rapport-cyclique, une boucle à verrouillage de fréquence et un démodulateur ASK.
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DELAFOSSE, Maurice Jacques-A. |
DIPLÔME: M.Sc.A. |
TITRE:
Conception, fabrication, caractérisation et test d’un micromoteur MEMS
(Projet Walking-die).
RÉSUMÉ:
Le projet Walking-die vise la création d’un nano-robot dont les
dimensions finales se situeraient en dessous des 5mm et les capacités seraient
les suivantes : déplacement de précision nanométrique, équipements
d’exploration et de manipulations atomiques, contrôle à distance, etc. À cette liste, nous prévoyons ajouter tout
élément allant dans le sens de l’accroissement de l’autonomie du robot.
Ma principale tâche à l’heure actuelle consiste à concevoir et tester un
micromoteur électrostatique en parallèle avec la définition d’un ensemble de
requis en terme de puissance disponible et dissipée.
PROBLÉMATIQUE:
Partant de la génération actuelle de robot en développement au
laboratoire de nanorobotique de l’École, j’ai décidé de concentrer mes efforts
à éliminer les principaux points de dissipation de chaleur : les
convertisseurs de tension utilisés pour
alimenter les différents tubes piézo-électriques composant le robot. Pour ce faire, j’ai décidé d’opter pour un autre
mode de déplacement : l’usage de roues.
Cette approche demande une bonne estimation des requis en terme de
friction et de puissance disponible (surtout le couple.) De plus, l’échelle d’opération demandera
peut-être un environnement contrôlé dont les paramètres doivent être déterminés
et respectés à volonté.
MÉTHODOLOGIE:
Sur suggestion de mon directeur de maîtrise, j’ai exploré l’avenue des
MEMS pendant un à deux mois afin de déterminer ce que nous pourrions en
tirer. Parallèlement à cela, j’ai
schématisé les différents modes de déplacement que je connaissais et j’ai
essayé d’en découvrir d’autres afin de les confronter les uns aux autres, mais
aussi à mes requis en terme de capacité de déplacement du nouveau robot. Une fois notre choix arrêté, nous avons
poursuivi notre survol de la littérature en l’axant plus précisément sur les
micromoteurs électriques.
RÉSULTATS:
Les premiers échantillons de la version initiale du micromoteur ont été
reçus mais sont soudés à la première couche de Poly (POLY 0.). Deux nouvelles
versions ont été envoyées et sont en attente.
Des plans sont maintenant en montage pour tirer un maximum des
échantillons initiaux.
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DÉSILETS, Tommy |
DIPLÔME: M.Sc.A. |
TITRE:
Conception d’un système d’acquisition de la pression transdiaphragmatique et de l’électromyogramme du diaphragme intégré à un cathéter oesophagien.
RÉSUMÉ:
Ce projet porte sur la conception d’un appareil de diagnostic médical réalisant l’acquisition simultanée de la pression transdiaphragmatique (Pdi) et de l’électromyogramme du diaphragme (EMGdi) en utilisant deux capteurs de pression microfabriqués et un nouveau type d’électrode oesophagienne. Le traitement des signaux et leur numérisation seront effectués in situ et les données seront transmises sans fil jusqu’au système d’enregistrement grâce à un lien de type BlueTooth. Le système complet devra être intégré à un cathéter oesophagien ne dépassant pas 5mm de diamètre.
PROBLÉMATIQUE:
Afin
de poser un diagnostic adéquat sur les dysfonctions du système respiratoire ou
tout simplement d’en évaluer les performances physiques, un praticien a recours
à plusieurs techniques dont la mesure de la Pdi et de l’EMGdi. La pression transdiaphragmatique permet de
quantifier l’action mécanique du diaphragme tandis que l’EMGdi permet d’en
évaluer l’activité électrique de telle sorte qu’en connaissance de ces
paramètres, l’on peut établir la relation électromécanique du diaphragme et
ainsi être en mesure de poser le bon diagnostic. La mesure de ces qualificatifs du système
respiratoire se fait encore à l’heure actuelle par deux systèmes distincts qui
utilisent des dispositifs encombrants :
ballonnets de latex à insérer par voie nasale, capteurs de pressions
extérieures, amplificateurs, etc.
L’intégration et la miniaturisation de tous ces dispositifs
engendreraient une moindre gêne pour le patient et pour le médecin. En outre, il faut recourir à des algorithmes
complexes pour atténuer les effets du positionnement vertical des électrodes
oesophagiennes et de la contamination cardiaque. Une géométrie d’électrode adaptée permettrait
de se passer de tels algorithmes en filtrant le signal à la source.
MÉTHODOLOGIE:
Nous
prévoyons compléter les étapes suivantes :
·
Fabrication et validation d’un prototype de cathéter intégrant la
nouvelle électrode et deux capteurs de pression micro fabriqués
commerciaux. Cette étape comporte aussi
le développement d’une méthode de branchement (flip chip) des capteurs de
pression en silicium sur un circuit imprimé flexible pouvant être inséré dans
le cathéter.
·
Conception et réalisation d’une puce électronique permettant
l’acquisition, le traitement et le transfert vers l’extérieur de signaux
acquis.
·
Conception du système de communication BlueTooth entre le cathéter et le
système d’enregistrement de données à l’aide de composants commerciaux.
·
Évaluation de la possibilité de concevoir et de fabriquer un nouveau
capteur de pression plus adapté à nos besoins en utilisant les récents
avancements dans la fabrication des MEMS.
·
Intégration du système complet dans le cathéter.
RÉSULTATS:
Aucun
résultat n’est disponible pour l’instant.
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DESLAURIERS, François |
DIPLÔME: M.Sc.A. |
TITRE :
Développement et analyse de réseaux intégrés sur puce dans un
environnement logiciel matériel multiprocesseurs.
RÉSUMÉ :
À partir d’un nombre donné de ressources et d’une application donnée, il
est important de déterminer quelle topologie dans un SoC (System on Chip)
permettra de minimiser les temps de communication entre les ressources pour que
celles-ci puissent consacrer plus de temps au traitement de l’application.
PROBLÉMATIQUE :
Grâce à la constante progression dans la technologie du transistor, il
est possible d’intégrer sur une même puce des dizaines de ressources pour
accélérer le traitement d’une application donnée. Une ressource peut être un processeur, un
DSP, une mémoire, un bloc matériel ou un FPGA.
Pour que ces ressources puissent communiquer entre elles, le modèle
simple du bus n’est plus adéquat. Il
faut orienter les communications inter-ressources vers d’autres topologies
(anneaux, arbres, etc). On assiste donc
à l’émergence de différents réseaux intégrés sur puce, communément appelés NOC
(Network on Chip).
MÉTHODOLOGIE :
·
Concevoir et réaliser (ou simplement
réaliser, dans certains cas) des modèles de NOC (SPIN, CrossBar, HotPotato,
ROC, ROC hiérarchique) en utilisant SystemC
·
Intégrer les différents NOC sur la
plate-forme StepNP (System-Level Exploration Platform for Network Processors).
·
Créer un générateur de trafic pour émuler des
applications (ex: traitement de paquets,
multimédia, etc.).
·
Créer un interface graphique (PerNOC) pour
compiler automatiquement les résultats de simulation.
·
Analyser les différents NOC selon ces
critères: débit, contention, espace, consommation de puissance, temps de
transfert.
·
Créer un outil pour déterminer quel NOC est
le plus adéquat pour une application donnée selon un nombre de ressources
données.
RÉSULTATS :
·
Les NOC Hot Potato, CrossBar, ROC ont été
modélisés en SystemC et intégrés dans les plate-forme StepNP;
·
Les NOC SPIN et ROC hiérarchique
sont en voie d’être modélisés et intégrés;
·
L’interface graphique PerNOC est disponible
dans une première version
·
L’analyse va donc débuter sous peu.
DJEBBI,
Moncef |
DIPLÔME:
M.Sc.A. |
TITRE:
Conception
d’amplificateur en mode courant à décalage de tension réduit et application à
la réalisation d’un filtre passe bande à
fréquence centrale programmable.
RÉSUMÉ :
Ce
projet traite en premier lieu, la technique de la moyenne pour réduire la
tension de décalage de l’amplificateur en mode courant et sa conception en
technologie CMOS. En deuxième lieu, une
réalisation d’un filtre passe bande à fréquence centrale programmable
automatiquement avec un circuit numérique.
PROBLÉMATIQUE :
Dans le domaine analogique, la tension de décalage est due à la
variation du procédé de fabrication (transconductance, seuil de conduction), à l’irrégularité
des dimensions des masques et à la difficulté de jumeler des transistors de
type NMOS et PMOS. Elle réduit les performances
dynamiques et statiques des amplificateurs tels que : diminution de la
bande, déplacement de la fréquence de coupure, diminution de la plage dynamique
de sortie, etc. La réalisation d’un
filtre intégré d’un convertisseur analogique/numérique et bien d’autres
applications sont basées sur des amplificateurs opérationnels. Le décalage des ampop limite les performances
souhaitées par les concepteurs de systèmes électroniques.
MÉTHODOLOGIE :
·
Revue de littérature des travaux traitant du
problème de la tension de décalage;
·
Choix d’une solution qui répond aux besoins du
problème sans dégradation des performances de l’amplificateur;
·
Analyse et simulation du circuit de
compensation;
·
Proposition et simulation d’une nouvelle
architecture de l’ampop pour différentes valeurs de tension DC;
·
Vérification et analyse des effets du circuit
de compensation sur les performances de l’amplificateur tels que la distorsion
harmonique, le produit gain bande passante et le bruit;
·
Conception et simulation d’un filtre passe
bande utilisant des CFOA.
RÉSULTATS :
Design, implémentation et fabrication d’une puce intégrant un CFOA et
un module de réduction de la tension de décalage. Une comparaison des résultats obtenus par
simulation et par mesure est en cours.
|
DUBOIS, Martin |
DIPLÔME: M.Sc.A. |
TITRE:
Conception et implémentation d’un décodeur à seuil itératif auto
configurable en temps réel pour des codes convolutionnels doublement
orthogonaux.
RÉSUMÉ:
Ce type de décodeur itératif auto configurable est d’un grand intérêt
pour le domaine de la microélectronique et des télécommunications. Une architecture hautement configurable qui
permet de minimiser la puissance dissipée et les ressources matérielles tout en
maximisant la fréquence d’opération est d’un grand attrait. Une telle architecture de décodeur à seuil
itératif hautement configurable est particulièrement appropriée à une
intégration à des systèmes de communication à très haut débit d’information
binaire. Le fait que le décodeur à seuil
itératif auto configurable s’adapte en temps réel à l’état du canal est un
autre des grands intérêts de ce projet de maîtrise car cela permet de maximiser
les performances globales des systèmes de communication.
PROBLÉMATIQUE:
Le décodage à seuil itératif est une approche simple permettant de
contourner les problèmes de latence et de complexité du décodage Turbo. La configurabilité devra être réalisée en
fonction des mesures disponibles de l’état du canal et ce, en ajustant le
nombre de connexions, le nombre de bits de quantification, le nombre
d’itérations et le taux de codage. Une
variation du taux de codage est possible en utilisant une technique connue
appelée perforation et qui consiste à enlever périodiquement des symboles de
parité. Évidemment, en plus de
l’ensemble de ces paramètres, le rapport signal du bruit du canal influence la
probabilité d’erreur par bit. La
probabilité d’erreur par bit étant généralement un critère de performance, elle
doit être prise en considération dans la conception d’un tel décodeur auto
configurable.
MÉTHODOLOGIE:
La méthodologie de recherche est séparée en trois phases. La première phase consiste à obtenir une
architecture hautement configurable en temps réel procurant une performance
constante peu importe sa configuration.
La deuxième phase est de concevoir, développer et implémenter un
algorithme d’ajustement des paramètres du décodeur en tenant compte des mesures
disponibles de l’état du canal.
La dernière phase consiste à valider ce type d’architecture en émulant un
système de communications intégrant le décodeur avec son architecture auto
configurable.
RÉSULTATS:
Dans la première phase de la recherche, nous avons élaboré des solutions
simples et efficaces pour réduire la dissipation de puissance. Un prototype sur FPGA permettra la
réalisation et la validation de ce type de décodeur.
|
DUBOIS, Mathieu |
DIPLÔME: M.Sc.A. |
TITRE :
Modélisation hétérogène et conception d’une plate-forme SoC pour le
traitement et la transmission des données de vidéo numériques.
RÉSUMÉ:
L’utilisation d’une plate-forme SoC pour des applications de vidéo
numérique a pour but d’améliorer la qualité et la rapidité de transmission des
images. Dans le cadre de notre projet,
nous explorons les possibilités d’améliorer et d’homogénéiser les
communications entre les modules utilisant des protocoles de communication
distincts. Cette analyse consiste à
développer une modélisation d’un système à plusieurs niveaux d’abstraction afin
de tirer les avantages de chacune de ces étapes.
Le résultat de cette modélisation de performance conduira à la
proposition d’une nouvelle plate-forme SoC générique applicable aux traitements
de transmission de données vidéo. Une partie de cette conception architecturale
sera principalement inspirée d’une architecture de convertisseur de protocoles
réseaux. Cette dernière ayant été
développée dans le cadre du même projet de recherche. L’un de ces avantages est
son système d’interconnexion des modules qui se distingue particulièrement par
une séparation des domaines de contrôles et de données. Aussi, sa conception est basée sur
l’implémentation de bus de communication AMBA AHB à accès partagés, ce qui lui
donne une grande flexibilité.
En se basant sur le système d’interconnexion à bus partagés proposé dans
la conception du convertisseur de protocoles réseaux, nous développerons une
cellule AMBA de haute performance permettant d’avoir une valeur ajoutée à notre
nouveau système. Cette approche sera
étudiée pour la réalisation d’un module de filtrage de bruits vidéo.
PROBLÉMATIQUE:
La problématique est l’utilisation d’une architecture flexible à haut
débit et supportant des applications de vidéo numérique en garantissant un
transfert de données avec latence faible. Ce n’est pas le cas pour les systèmes
existants présentement, car ceux-ci sont spécifiques à certaines classes
d’application et manquent de flexibilité.
Tout en respectant les contraintes temporelles, il est difficile dans un
temps de conception restreint, d’avoir une architecture configurable et
flexible supportant des algorithmes spécialisés pour certaines classes
d’applications de traitements de données vidéo.
MÉTHODOLOGIE:
La modélisation et la conception d’une plate-forme SoC pour des
applications de vidéo numériques nécessitent les étapes suivantes:
· Une
revue de littérature portant sur :
les méthodologies de conception, les plates-formes SoC de traitement de
données vidéo, les algorithmes de réduction de bruit vidéo et les bus de
communication de haute performance.
· L’exploration
et l’évaluation des différents langages de programmation nécessaires à la
réalisation des simulations aux différents niveaux d’abstraction.
· L’élaboration
d’un environnement de simulation hétérogène.
· La
réalisation d’une cellule de haute performance AMBA flexible et configurable.
· La
conception d’un module basé sur un algorithme de réduction de bruit vidéo.
· La
proposition d’une nouvelle architecture de la plate-forme SoC autour d’un
squelette d’interconnexion utilisant des cellules AMBA et dotée d’un module de
réduction de bruit.
RÉSULTATS:
Nous avons implémenté une première version de l’architecture de système
ayant pour principale application la conversion de protocole réseau. L’analyse de cette architecture nous a permis
de concevoir une nouvelle architecture plus flexible. Cette dernière est présentement en phase de
test pour une application de traitement vidéo.
|
DUVAL, Olivier |
DIPLÔME: M.Sc.A. |
TITRE:
Conception d’un dispositif microélectronique de test pour des composants
nanoélectroniques.
RÉSUMÉ:
Ce projet est une première approche dans le département pour
l’application physique de composants nanoélectroniques. En partenariat avec le département de génie
physique, ce projet se veut une approche hybride entre les nouveaux dispositifs
nanoélectroniques et la microélectronique classique.
PROBLÉMATIQUE:
·
Modélisation systématique des composants
nanoélectroniques
·
Caractérisation des structures
microélectroniques pour permettre l’hybridation;
·
Réduction des sources d’imprécision dans les
mesures de délai et d’impédance des nanostructures;
·
Mesure proprement dite de paramètres
électriques sur des nanostructures.
MÉTHODOLOGIE:
·
Modélisation :
o
Utilisation de ISE TCAD pour l’extraction de
paramètres BSIM3 à partir de résultats expérimentaux;
o
Utilisation de STAR-CMI Hspice pour l’ajout
de librairies spécialisées.
·
Au laboratoire de microfabrication, l’équipe
de génie physique mesurera la composition exacte des structures présentes dans
un circuit CMOS standard;
·
Utilisation de la plateforme de test intégrée
pour réduire les capacités parasites au contact de nanostructures;
·
Utilisation d’outils de CAD disponibles au
département pour la conception et la réalisation de la plate-forme de test;
·
Test des propriétés électriques des
nanostructures en utilisant la plateforme elle-même et les outils de test au
laboratoire du groupe de recherche en microélectronique.
RÉSULTATS :
·
Conception de la plate forme de test, qui est
toujours en processus de fabrication;
·
Extraction de paramètres BSIM3 avec TCAD
effectuée, la modélisation est présentement orientée vers Hspice.
· Une première version de la plate-forme est présentement testée en caractérisation par l’équipe de microfabrication en génie physique.
|
ELSANKARY,
Kamal |
DIPLÔME: Ph.D. |
TITRE:
Circuits CMOS mixtes (analogique, numérique et RF) dédiées à des
systèmes de communications sans fil à très large bande.
RÉSUMÉ :
Le
présent projet est orienté vers la mise en œuvre d’une nouvelle architecture
d’un système de communication sans fil à très large bande passante. Étant dédiée à une future génération de
systèmes, l’architecture en question, sera validée par des circuits et
fonctions mixtes (analogique, numérique et RF) en technologies CMOS (0.18 ou
0.13 µm). Cette technologie nous
permettra d’atteindre nos objectifs de design en ce qui a trait à la basse
consommation d’énergie et à l’intégration sur une seule puce.
PROBLÉMATIQUE :
La
demande croissante des dispositifs portatifs sans fil dans les différentes
applications (voix, médicales, capteurs, divertissement, etc.) a attisé le
besoin d’un système de télécommunication (émetteur/récepteur) intégrable dans
une seule puce sans aucune autre composante externe. Ce système présente un défi concernant de
prolonger la vie de la batterie pour des applications portatives, soutenir des
voix et des images sur de courte et longue distance et enfin il doit avoir une
augmentation dramatique de la fiabilité et une diminution du coût. L’ouverture au public des bandes ISM
(industriel, scientifique et médical) et UNII (Unlicensed national information
infrastructure) aux différents utilisateurs du monde avec des différents types
de modulations (OFDM, FHSS et DSSS) a révélé une autre contrainte à l’émetteur
récepteur concernant le sujet de minimiser le bruit contribué par les
applications accordées à ces bandes. Le
semi-conducteur complémentaire d’oxyde de métal (CMOS) est le choix convenable
pour permettre un mixage libre des fonctions analogiques et numériques à cause
de son faible coût de fabrication et de sa supériorité pour les applications
numériques. Cependant, pour la
technologie submicronique profonde telle que 0.18um et moins, le design des
blocs analogiques CMOS révèle beaucoup de faiblesse au sujet de modulation de
canal, dégradation de mobilité de porteurs et divers bruits provenant de son
substrat fortement dopé. Ces contraintes
nécessitent d’analyser de nouvelles techniques pour la réalisation des blocs
mixtes (analogique et numérique combinés) dédiés au système de communication
sans fil moderne. Nous souhaitons
proposer des techniques de conception afin d’atténuer les effets du
comportement non idéal des circuits analogiques cohabités avec les circuits
numériques.
MÉTHODOLOGIE :
Ø
Maîtriser les différentes architectures des
systèmes de télécommunication modernes;
Ø
Étudier les circuits intégrés à faible
consommation de puissance;
Ø
Proposer de nouvelles techniques qui
surmontent les contraintes précitées dans la problématique;
Ø
Simulation, design et implémentation de ces
circuits afin de les valider en créant un environnement de test convenable.
RÉSULTATS :
Les résultats obtenus à ce jour ont fait l’objet de quatre articles de
conférence. Un prototype a été conçu
dans le procédé 0.18mm et soumis pour fabrication.
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EPASSA HABIB, Gabriel |
DIPLÔME: M.Sc.A. |
TITRE:
Conception d’un circuit numérique à période d’horloge variable.
RÉSUMÉ:
Ce projet consiste à concevoir un circuit complètement numérique qui
permettra d’allonger ou de raccourcir dynamiquement la période d’une horloge de
référence par un facteur quelconque :
entier, fractionnaire ou une combinaison des deux, selon une requête
générée soit par les instructions d’un programme dans un processeur, soit par
les contraintes de temps dû à la charge de travail qui se présente dans une
application quelconque, soit par un changement des conditions physiques
externes (température, voltage…)
PROBLÉMATIQUE:
La diminution de la consommation d’énergie dans les processeurs est un
sujet d’actualité, à cause du souci de gagner plus d’autonomie dans les
batteries. Cependant, nous sommes
toujours confronté à un compromis entre la performance et la consommation de
puissance, cette dernière étant fonction de la vitesse d’exécution des
applications. Un circuit tel que
présenté ci-dessus serait donc une des multiples solutions matérielles permettant
de réduire la vitesse d’exécution, donc la consommation d’énergie, des
applications tout en respectant les critères de performance et de précision
demandées pour des applications comme la HDTV, ou les communications sans-fil.
MÉTHODOLOGIE:
Une première étape est de réaliser un modèle simulable du circuit.
L’étape suivante est de mesurer la complexité d’un tel circuit après
synthèse, puis de tester sa fonctionnalité avec un processeur dont les délais
de chaque instruction sont connus.
Les étapes qui s’en suivront serait d’appliquer l’utilisation de ce
design aux autres aspects cités ci-dessus ainsi que d’étudier son effet,
combiné avec la variation dynamique du voltage (DVS), sur la consommation
d’énergie.
RÉSULTATS:
Des résultats de simulation de la version préliminaire ont été obtenus.
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FAYOMI, Christian |
DIPLÔME: Ph.D. |
TITRE:
Techniques de
conception de circuits CMOS à basse tension d'alimentation dédiés aux
convertisseurs analogiques/numériques.
RÉSUMÉ:
Ce projet consiste
à proposer des techniques de conception de circuits CMOS dédiés aux
convertisseurs analogiques/ numériques (CAN).
L'emphase est mise sur les méthodes de réduction de tension
d'alimentation afin de permettre un fonctionnement adéquat pour des tensions
avoisinant le seuil des transistors.
PROBLÉMATIQUE:
Les CAN et CNA
assurent le lien entre les milieux analogique et numérique. Les applications utilisant ces convertisseurs
sont diverses et variées. En
télécommunication par exemple, les nouvelles applications exigent de très
grandes résolutions à de très haute vitesse mais avec comme contraintes
principales une très faible dissipation de puissance. En instrumentation, la résolution reste
toujours un facteur clé, la plupart des applications se limitent à une
résolution de l'ordre de 12 bits et plus.
La demande grandissante des applications portatives exige une alimentation
de l'ordre de 1.8 V ou moins avec une faible consommation de courant. De plus, la réduction rapide de l'échelle des
nouveaux procédés de fabrication en technologie CMOS requiert une réduction de
l'alimentation afin de garantir la fiabilité à long terme des circuits. Il en
découle donc que les circuits électroniques contemporains destinés aux CAN et
CAN doivent opérer à très basse alimentation afin de répondre aux applications
portatives. Le but du présent projet est d'investiguer la faisabilité des
circuits électroniques viables fonctionnant à très bas voltage et dédiés aux
convertisseurs A/N.
MÉTHODOLOGIE:
Les différentes
étapes du projet seront donc:
RÉSULTATS:
Les résultats obtenus ont
fait l'objet de quatre articles de conférence et un article de journal. Des prototypes ont été conçus et fabriqués dans
le procédé 0.18mm. Les tests expérimentaux répondent
à nos attentes. Le but de ces tests est
de démontrer la faisabilité des circuits CMOS analogiques à basse alimentation.
FILION, Luc |
DIPLÔME: M.Sc.A. |
TITRE :
Analyse, implantation et intégration d’une bibliothèque pour la
spécification des systèmes embarqués dans une méthodologie de codesign.
RÉSUMÉ :
Ce projet
consiste au développement d’une bibliothèque nommée Syslib pour la
spécification des systèmes embarqués. On
intègre également Syslib dans une méthodologie complète de codesign pour mieux
orienter son utilisation. Des résultats
seront obtenus en programmant plusieurs systèmes utilisant la bibliothèque
Syslib.
PROBLÉMATIQUE :
Les
méthodes utilisées aujourd’hui pour la conception de systèmes embarqués sont de
plus en plus difficiles à cause de la complexité grandissante des
circuits. Un mouvement vers les langages
à haut niveau et orientés objets (par exemple le C++) est requis pour éviter
une diminution de la productivité.
Plusieurs groupes de recherche et compagnies ont optés pour cette voie,
mais les bibliothèques disponibles ne répondent pas à tous les problèmes.
MÉTHODOLOGIE :
Le
premier but de ce projet est de proposer une méthodologie de conception des
systèmes embarqués qui utilise pour spécifications une bibliothèque
système. Il s’agira d’étudier puis de
rassembler les besoins pour cette bibliothèque.
Puis, cette bibliothèque sera programmée en C++ orientée objet pour faciliter
le raffinement progressif vers une solution finale d’implantation vers le
matériel (en Cynlib) ou logiciel (en C/C++).
Il
s’agit d’abord d’analyser l’étape de l’entrée des spécifications dans les
méthodologies existantes, d’examiner les bibliothèques disponibles et d’établir
une liste de lacunes qu’elle possèdent.
Il faudra ensuite passer au développement de Syslib au niveau
fonctionnel. Comme certains autres
groupes de recherche tentent de combler ce vide (SystemC, SpecC, etc.), une
étude comparative devra être complétée.
Enfin, il faudra valider la bibliothèque en trouvant des applications à
développer, puis analyser les résultats obtenus en comparant, de façon
quantitative et qualitative, ces applications programmées avec différentes
bibliothèques.
RÉSULTATS :
Une fois la
bibliothèque Syslib terminée, nous avons procédé à l’implantation de différents
exemples de design, dont un exemple producteur-consommateur, un contrôleur
mémoire, un BlockMatcher puis un décodeur JPEG. Tous ces exemples ont été codés avec Syslib
et SystemC. Les conclusions montrent que
la bibliothèque Syslib est plus performante au niveau des échanges de données
et les fichiers produits sont beaucoup plus petits, plus adaptés pour l’embarquement
des spécifications au niveau architectural.
Syslib est tout aussi simple à utiliser que System C (ou d’autres). Nous concluons que si nous nous dirigeons
vers le développement d’un système en utilisant une méthodologie à raffinement
progressif, Syslib (ou SystemC) apparaît comme un choix qui diminuera le temps
de conception. Le mémoire a été présenté
et accepté.
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FORTIN, Marc-Antoine |
DIPLÔME: M.Sc.A. |
TITRE:
Système microélectronique d’un robot miniature capable d’opérer à
l’échelle atomique.
RÉSUMÉ:
Ce projet consiste à fournir tout le soutien électronique nécessaire
pour adapter, utiliser et intégrer la technologie de la microscopie à effet
tunnel dans une plateforme mobile miniature de sorte à positionner celle-ci à
l’échelle atomique à l’aide d’un système de positionnement global assuré par
communication infrarouge.
PROBLÉMATIQUE :
Déjà à ce stade, nous anticipons des complications
au niveau du positionnement. En effet,
notre système de positionnement global ne permet qu’une résolution de plus ou
moins 20 micromètres (20X10-6 m).
Parallèlement, le positionnement atomique se fait à l’aide d’un
microscope à effet tunnel (qui consiste, dans le cas du nanorobot
« NanoWalker », en un piézoélectrique monté avec une pointe
conductrice) permet un balayage de plus ou moins 2 micromètres et ce avec une
précision allant au nanomètre (1x10-9 m), ce qui permet de
distinguer les atomes. Il y a donc un
grand gap à couvrir avant de pouvoir jumeler ces deux technologies et
d’atteindre, de façon efficace, le positionnement atomique. Sans doute, aurons-nous recours à un MEMS
capable de mouvements X-Y de ± 150 microns.
De surcroît, le bruit électronique, accru par une
densité de circuits hors du commun et l’effet d’hystérésis risquent fort bien
de compromettre les résultats en ajoutant de l’imprécision aux mesures
effectuées.
MÉTHODOLOGIE :
Pour combler le gap de résolution entre les deux
systèmes de positionnement nommés plus haut (positionnement global et
positionnement atomique), le NanoWalker se servira d’une grille atomique
composée de motifs atomiques gravés sur la surface de travail pour parvenir au
positionnement atomique. Ces symboles
permettront au NanoWalker de déterminer sa propre position de façon autonome à
même la région indiquée par le positionnement global. Il lu sera ensuite possible de compter les
atomes jusqu’à cerner l’atome voulu selon un algorithme mathématique optimisé
pour la précision et la description du parcours suivi.
En parallèle, une optimisation des circuits
électroniques et mécaniques pourront offrir la possibilité d’atteindre des
résultats plus précis avec, notamment, une meilleure isolation des circuits et
un asservissement adéquat des commandes mécaniques.
De plus, l’élaboration d’un modèle mathématique du
piézoélectrique ainsi que d’un contrôleur non-linéaire nos permettra
d’atteindre des résultats cohérents et plus précis.
RÉSULTATS :
Nous nous préparons à vérifier l’ensemble du
circuit de contrôle du positionnement atomique indépendamment de la plate-forme
du NanoWalker. Nous pourrons ainsi
valider son bon fonctionnement avant de l’intégrer au circuit. De plus, les différentes parties du circuit
sont présentement vérifiées sous forme de prototypes.
FOUZAR, Youcef |
DIPLÔME: Ph.D. |
TITRE:
Contributions aux boucles à verrouillage de phase et aux liaisons séries à haute performance.
RÉSUMÉ:
Une boucle à verrouillage de phase (BVP) est généralement un circuit complexe. Le processus de conception d’une BVP comprend beaucoup de difficultés. Ces nombreuses difficultés proviennent du fait qu’une BVP est construite à base des blocs qui contribuent à un bruit considérable au signal de sortie. Par conséquent, chaque élément de base de la BVP exige une sélection prudente et des techniques de conception avancée. De plus, les caractéristiques de stabilité de phase et de fréquence des systèmes en boucles BVP doivent être spécifiées.
Il existe quelques méthodes pour concevoir des systèmes en BVP, mais il n’existe pas de résultats qui seraient universels et pertinents dans toutes les conditions et applications. Au contraire, il existe différents résultats selon les critères de performances et la nature du domaine d’applications.
Le sujet de cette thèse porte sur la modélisation et réalisation d’une BVP de haute performance. Cette BVP résout le problème de génération d’horloge à basse gigue de phase sous contraintes strictes (large plage de verrouillage, temps de verrouillage réduit avec réduction de la pointe de la gigue sur la phase de sortie). Cette BVP peut être avantageusement employée pour produire des horloges avec une faible gigue de phase dédiées aux systèmes SONET/SDH et dans des circuits de recouvrement de données pour OC-3/12/48 et STM 1/4/16
PROBLÉMATIQUE:
Le problème de transmission de données entre divers circuits intégrés pose un défi véritable avec l’augmentation du débit de transmission de ces derniers. Pour cela, il faut avoir un système fiable et stable pour transmettre correctement les données et de les récupérer d’une façon fiable en minimisant le bruit introduit et les erreurs qui peuvent affecter le bon fonctionnement du système.
Dans le cadre de cette thèse, nous allons modéliser et concevoir des circuits CMOS très rapides et ayant une faible consommation d’énergie, dédiés à des systèmes de communication. Un circuit à boucle BVP a été réalisé en utilisant la technologie CMOS 0.18 mm. Ce circuit fabriqué nous permet de générer les différentes horloges à basse gigue de phase afin de satisfaire les besoins des standards SONET/SDH à multi-taux.
Ainsi, nous allons être capables de transmettre des données qui varient entre 155 Mb/S et 2.5 Gb/s à travers une ligne de transmission complètement en CMOS, tout en minimisant la puissance dissipée.
MÉTHODOLOGIE:
La méthodologie de conception adaptée pour notre travail est la suivante:
· Concevoir une BVP avec faible gigue de phase;
· Concevoir une BVP auto-calibrée à large plage de verrouillage avec le temps de verrouillage réduit;
· Concevoir des circuits CMOS très rapides et ayant une faible consommation d’énergie;
· Traitement de la gigue introduite dû à la différence de fréquences entre le transmetteur et le récepteur (technique de re-synchronisation dans les systèmes plésiochrone).
RÉSULTATS:
Un circuit intégré a été réalisé en utilisant la technologie CMOS 0.18mm. Le circuit a été reçu de la fabrication et il est actuellement sous test. Le circuit intégré inclut les sous-circuits suivants:
· Une BVP basée sur la technique de gain adaptée. Cette BVP offre une acquisition de fréquence/phase tout en ayant une faible gigue sur la phase de sortie.
· Une BVP auto-calibrée réalise une large plage de verrouillage avec gigue sur une phase de sortie réduite;
· Un convertisseur fréquence/courant rapide totalement linaire à basses fluctuations sur le courant de sortie;
· Technique de reconfiguration des BVP dans le mode test.
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GERVAIS, Jean-François |
DIPLÔME: M.Sc.A. |
TITRE:
Échange bidirectionnel de
données avec un implant électronique alimenté par lien inductif.
RÉSUMÉ :
De nos jours, il
existe plusieurs dispositifs électroniques médicaux qui sont implantés dans le
corps humain pour palier à une défaillance.
Ces circuits ont besoin d’alimentation électrique et d’une façon de
communiquer de l’information avec le monde extérieur. Pour éviter de multiples chirurgies, nous
visons à transmettre énergie et données à distance. Le travail s’effectue selon les
spécifications précises des implants développés par l’équipe PolyStim.
PROBLÉMATIQUE :
Les dispositifs
implantés doivent pouvoir fonctionner en tout temps et sans restreindre la
mobilité du sujet. C’est pourquoi
l’efficacité de transmission est très importante : elle permettra de réduire la quantité de
batteries externes nécessaires. De même
manière, le circuit de réception de données doit être très modeste dans sa
consommation de puissance. De plus, la
transmission de données partant de l’implant doit se faire sans perturber
l’arrivée de puissance.
MÉTHODOLOGIE :
Nous prévoyons
compléter les étapes suivantes :
·
Conception et réalisation d’un amplificateur à
haut rendement pour l’émission;
·
Conception et réalisation d’un prototype
contrôleur/implant permettant de valider l’alimentation à distance ainsi que le
transfert de données bidirectionnel;
·
Caractérisation des limites de performance de
la transmission utilisant des méthodes conventionnelles;
·
Élaboration d’un système utilisant une
modulation/démodulation alternative (par phase);
·
Réalisation et caractérisation d’un système
intégré effectuant la démodulation de phase.
RÉSULTATS :
Un amplificateur à haut rendement a été réalisé et testé. Ce dernier est beaucoup plus simple que les version