TABLE DES MATIÈRES

REMERCIEMENTS............................................................................................................................................................... 3

INTRODUCTION.................................................................................................................................................................... 3

COLLABORATIONS EN 2010-2011.................................................................................................................................. 3

OBJECTIFS DU GR2M.......................................................................................................................................................... 4

COMPOSITION DU GROUPE.............................................................................................................................................. 4

Liste des membres réguliers........................................................................................................................... 4

Liste des membres associés............................................................................................................................... 5

Liste des chercheurs post doctoraux et autres professionnels........................................ 5

PROGRAMME DE RECHERCHE EN MICROÉLECTRONIQUE............................................................................... 6

Domaines......................................................................................................................................................................... 6

Activités des membres réguliers................................................................................................................. 6

ACTIVITÉS DU PROFESSEUR BOIS............................................................................................................................ 7

ACTIVITÉS DU PROFESSEUR DAVID........................................................................................................................ 8

ACTIVITÉS DU PROFESSEUR AUDET....................................................................................................................... 9

ACTIVITÉS DU PROFESSEUR BOYER..................................................................................................................... 10

ACTIVITÉS DU PROFESSEUR BRAULT.................................................................................................................. 11

ACTIVITÉS DU PROFESSEUR KHOUAS.................................................................................................................. 12

ACTIVITÉS DU PROFESSEUR LANGLOIS.............................................................................................................. 13

ACTIVITÉS DU PROFESSEUR MARTEL................................................................................................................. 14

ACTIVITÉS DU PROFESSEUR NICOLESCU........................................................................................................... 15

ACTIVITÉS DU PROFESSEUR SAVARIA................................................................................................................ 16

ACTIVITÉS DU PROFESSEUR SAWAN.................................................................................................................... 17

ÉTUDIANTS AUX CYCLES SUPÉRIEURS................................................................................................................... 18

ÉTUDIANTS NOUVELLEMENT INSCRITS............................................................................................................. 19

TITRES DES PROJETS ET DIPLÔMES EN COURS DE CHAQUE ÉTUDIANT................................................ 20

DESCRIPTION DÉTAILLÉE DES PROJETS D'ÉTUDIANTS................................................................................ 23

SUBVENTIONS ET CONTRATS...................................................................................................................................... 88

Subventions, contrats et conventions de recherche individuelles............................. 88

Subventions, contrats et conventions de recherche de groupe....................................... 90

ÉQUIPEMENT ÉLECTRONIQUE.................................................................................................................................... 93

ÉQUIPEMENT APPARTENANT AU GROUPE (www.GR2M.polymtl.ca).................................................... 93

ÉQUIPEMENTS APPARTENANTS AU GROUPE (www.GR2M.polymtl.ca)................................................ 94

Laboratoire LASEM (GR2M/PolyStim/Lasem)............................................................................................. 95

ÉQUIPEMENTS OBTENUS VIA LA SCM (WWW.CMC.CA).................................................................................... 95

ÉQUIPEMENT INFORMATIQUE.................................................................................................................................... 96

Équipement informatique prêté par la CMC (www.CMC.ca)..................................................... 96

Équipement informatique appartenant au GR2M (www.GRM.polymtl.ca)..................... 96

LOGICIELS DE MICROÉLECTRONIQUE (EDA)........................................................................................................ 97

Logiciels disponibles au GR2M (www.GRM.polymtl.ca)............................................................... 97

PUBLICATIONS ET RÉALISATIONS............................................................................................................................ 98

Articles de revues acceptés pourpublication................................................................................ 98

Articles de revues publiés de septembre 2010 à août 2011....................................................... 98

Articles de revues publiés de septembre 2009 à août 2010..................................................... 101

Articles de conférence de septembre 2010 à août 2011............................................................ 102

Articles de conférence de septembre 2009 à août 2010............................................................ 106

Brevets........................................................................................................................................................................ 109

Livres............................................................................................................................................................................ 109

 

 

 

REMERCIEMENTS

 

Nous désirons remercier tous les membres du GR2M (Groupe de Recherche en Microélectronique et Microsystèmes) professeurs et étudiants pour l’effort et l’attention qu’ils ont accordés afin de compléter leurs parties du présent rapport.  Nos remerciements s’adressent aussi à mesdames Ghyslaine Éthier Carrier pour son excellent travail de secrétariat afin de produire ce rapport et à Réjean Lepage pour sa collaboration à sa diffusion sur le WEB.  Soulignons aussi la contribution financière de la direction des études supérieures et de la recherche.

 

INTRODUCTION

 

Le Groupe de Recherche en Microélectronique et Microsystèmes (GR2M) de l’École Polytechnique de Montréal a poursuivi sa progression sur plusieurs fronts.  Le présent document décrit ses objectifs, la composition du groupe, les subventions et contrats obtenus, les équipements et outils qu’il possède et les publications et principales réalisations récentes.  Pendant l’année 2010 – 2011, 71 étudiants inscrits à la maîtrise ou au doctorat, un professionnel et deux techniciens ont participé aux travaux de recherche du groupe, sous la direction de différents professeurs du GR2M et en collaboration avec des collègues des milieux universitaire et industriel.  Les membres du groupe ont connu des succès aux programmes de subvention du Conseil de Recherche en Sciences Naturelles et en Génie du Canada (CRSNG) auprès du Fonds Québécois de la recherche sur la nature et les technologies (FQRNT), ainsi qu’au Programme de Recherche Orientée en Microélectronique, photonique et télécommunication.  Citons aussi les projets réalisés avec des partenaires industriels.  Le groupe vise un équilibre entre les recherches orientées et les recherches académiques, les premières influençant grandement les orientations développées dans les dernières.  Nous croyons fermement qu’il s’agit là d’un gage de pertinence et de qualité des travaux et des orientations prises par le groupe.

 

COLLABORATIONS EN 2010-2011

 

L’année 2010 - 2011 a été marquée par plusieurs faits saillants, notamment les collaborations entre les membres du GR2M et des chercheurs d’autres groupes et centres de recherche.  Soulignons à titre d’exemple la collaboration entre les professeurs, Savaria, Martel, Bois et Aboulhamid de l’Université de Montréal (vérification et méthodes de conception); Savaria et Cherkaoui de l’UQAM (configuration et vérification de routeurs réseau), Savaria, Gagnon et Thibeault (architecture de systèmes de communication sans fil), Bois et Boland (ETS) sur les plates-formes avioniques IMA, le professeur Sawan collabore avec le Dr M. Elhilali de l’Université McGill (implant urinaire), le Dr F. Bellemare de l’Université de Montréal (cathéter oephagien), le Dr D. Guitton et Dr. A. Chaudhuri de l’Université McGill (implant visuel cortical et les Drs. Chapman de Concordia et Leporé de l’Université de Montréal (surveillance intra corticale).  Enfin, notons que les professeurs Kashyap, Martel, Meunier, Savaria et Sawan sont titulaires de Chaires de recherche du Canada.

 

 
OBJECTIFS DU GR2M

 

Tel que défini par ses statuts, le Groupe de Recherche en Microélectronique et Microsystèmes a pour objectif général de «promouvoir et regrouper les activités de recherche en Microélectronique à l’École Polytechnique de Montréal».

Plus spécifiquement, le Groupe de Recherche en Microélectronique et Microsystèmes poursuit les objectifs suivants :

 

·         Regrouper dans une entité visible les chercheurs qui œuvrent dans des secteurs reliés à la microélectronique et les microsystèmes;

·         Offrir aux chercheurs en Microélectronique un lieu de communication et d’échange en vue de promouvoir et de faciliter la collaboration et le travail en équipe ;

·         Assurer le bon fonctionnement des laboratoires et l’infrastructure commun du GR2M;

·         Faciliter l’accès aux technologies de microélectronique aux autres chercheurs de l’École et de l’extérieur de l’École susceptibles d’en profiter.

 

Ces objectifs n’ont pas été modifiés depuis la constitution officielle du groupe.

 

COMPOSITION DU GROUPE

 

Le Groupe de Recherche en Microélectronique et Microsystèmes relève du département de génie électrique et se compose des membres réguliers, membres associés et d’autres professionnels et chercheurs :

 

Liste des membres réguliers

 

·         Dr. Guy Bois: professeur titulaire au département de génie informatique et directeur du Groupe de Recherche en Microélectronique et Microsystèmes.  Il s’intéresse à la conception des systèmes embarqués, plus particulièrement à leurs spécifications, modélisation, partitionnement logiciel/matériel, synthèse, vérification fonctionnelle et prototypage.

·         Dr. Jean-Pierre David: professeur adjoint au département de génie électrique et codirecteur du Groupe de Recherche en Microélectronique et Microsystèmes.  Il s’intéresse à la conception rapide et fiable de systèmes numériques à partir d’une description de haut niveau, en particulier pour les systèmes reconfigurables (FPGA).

·         Dr. Yves Audet: professeur agrégé au département de génie électrique, ses travaux de recherche portent sur les circuits intégrés analogiques, les capteurs d’images CMOS, l’imagerie spectrale et les interconnexions photoniques pour système VLSI.

·         Dr. François Raymond Boyer: professeur adjoint au département de génie informatique qui s’intéresse aux architectures et méthodes de conception des circuits VLSI.  Il s’intéresse notamment à l’optimisation des systèmes exploitant des horloges multi phase.

·         Dr. Jean-Jules Brault: professeur agrégé au département de génie électrique et directeur du Laboratoire de Réseaux Neuronaux (LRN), qui s’intéresse aux diverses architectures et applications des machines neuronales, virtuelles ou électroniques, de même qu’au développement de leurs algorithmes d’apprentissage.

·         Dr. Raman Kashyap: Chaire de recherche du Canada en photoniques avancées, professeur titulaire aux départements de génie électrique et de génie physique.  Il s’intéresse aux nouveaux concepts en photonique pour les applications en radio sur fibre, technologies et composants à bandes interdites, biocapteurs, communications optiques, réseaux de Bragg en fibre optique à base de verre et polymères, nouveaux procédés pour fabriquer des guides d’ondes et leur intégration avec les circuits électroniques, les instruments de musique en photoniques, léser semi-conducteur et fibrée, les effets non linéaire optiques et refroidissement avec les laser.  Il est membre fondateur du groupe Polyphotonique et le directeur du laboratoire de concepts photoniques avancés (APCL), directeur du laboratoire de écriture avec les lasers, FABULAS, représentative des chercheurs au bord de ICIP, membre de COPL, et de CREER.

·         Dr. Abdelhakim Khouas: professeur adjoint au département de génie électrique dont les domaines de recherche portent sur le test et la conception en vue du test (chemin de SCAN, BIST, JTAG) des circuits intégrés numériques, analogiques et mixtes, le développement d’outils de CAO pour la microélectronique, le prototypage de systèmes numériques et la synthèse sur FPGA.

·         Dr. Pierre Langlois: professeur agrégé au département de génie informatique, s’intéresse à la conception et à la réalisation de systèmes embarqués pour le traitement du signal et le traitement d’images, aux circuits arithmétiques, et à l’architecture des ordinateurs.

·         Dr. Sylvain Martel: professeur agrégé au département de génie informatique et titulaire d’une chaire de recherche du Canada dont le domaine de recherche est principalement la conception de micro et nano systèmes électromécaniques, incluant la nano robotique pour les applications au niveau moléculaire et atomique en touchant plusieurs aspects comme l’instrumentation, l’électronique, les ordinateurs ainsi que les systèmes reconfigurables.  En nano robotique, nous exploitons les découvertes fondamentales en nano sciences par la conception de nano robots capable de travailler au niveau du nanomètre pour créer de nouveaux systèmes, produits et applications.

·         Dr. Gabriela Nicolescu: professeure adjoint au département de génie informatique qui s’intéresse à la conception de haut niveau des systèmes embarqués hétérogènes composés de sous systèmes spécifiques aux différents domaines d’application : logiciel, matériel, mécanique, optique et RF.  Elle travaille aussi sur la conception des systèmes sur puce multiprocesseurs.

·         Dr. Yvon Savaria: professeur titulaire et directeur de département de génie électrique, titulaire d’une chaire de recherche du Canada en Conception de systèmes microélectroniques intégrés, directeur du Groupe de Recherche en Microélectronique et Microsystèmes, responsable administratif du laboratoire de VLSI.  Il s’intéresse à la méthodologie du design des systèmes intégrés, aux problèmes de tolérance aux pannes et de testabilité, à la conception et la vérification des systèmes sur puce (SOC), à la conception des circuits numériques, analogiques et mixtes et aux applications de ces technologies.

·         Dr. Mohamad Sawan: professeur titulaire au département de génie électrique et détenteur d’une chaire de recherche du Canada sur les dispositifs médicaux intelligents et directeur du regroupement stratégique en microsystèmes du Québec, qui s’intéresse à la conception et la réalisation de circuits mixtes (numériques, analogiques, optiques et RF) et à leurs applications dans les domaines industriel (communication sans fil) et biomédical (stimulateurs et capteurs sensoriels).

 

 Liste des membres associés

 

·         Dr. David Haccoun : professeur titulaire au département de génie électrique qui dirige des projets de recherche sur la méthodologie de conception de codeurs-décodeurs complexes, y compris l’impact de l’intégration en VLSI.  Il collabore avec MM Savaria et Sawan sur l’implantation de codeurs-décodeurs.

·         Dr. Romain Maciejko : professeur titulaire au département de génie physique, dont le domaine de recherche porte sur l’étude et la réalisation de dispositifs optoélectroniques intégrés.

·         Dr. Michel Meunier : professeur titulaire au département de génie physique et titulaire d’une chaire de recherche du Canada en micro-ingénierie et nano-ingénierie des matériaux par laser.  Il effectue des projets de recherche sur les procédés pour la microélectronique, plus spécifiquement sur l’utilisation de lasers dans la fabrication de couches minces et la modification de matériaux.  Il collabore avec Yvon Savaria sur la restructuration et la calibration par laser pour la microélectronique et avec Mohamad Sawan sur les microélectrodes.

 

Liste des chercheurs post doctoraux et autres professionnels

 

·         M. Normand Bélanger          associé de recherche M.Saied Hashemi                                                                postdoc

·         M. Ebrahim Ghafar-Zadeh associé de recherche M. Robert Chebli                                 associé de recherche

·         Mme Luiza Gheorghe           postdoc                        M. Sébastien Le Beux                        postdoc

·         M. Éric Legua                         associé de recherche M. Mohamed Hammadi                   postdoc

·         M. Hicham Semmaoui         postdoc

 

De plus, les personnes suivantes collaborent aux travaux du groupe à divers titres :

 

·         M. Réjean Lepage                       Analyste GR2M

·         M. Laurent Mouden                   Technicien du laboratoire GR2M

·         M. Jean Bouchard                       Technicien informatique GR2M

 

Ces personnes forment le Groupe de Recherche en Microélectronique et Microsystèmes de l'École Polytechnique, dont la reconnaissance officielle par l’École démontre la priorité que celle-ci accorde au domaine de la microélectronique.

PROGRAMME DE RECHERCHE EN MICROÉLECTRONIQUE

 

Domaines

Les programmes de recherche et de formation de chercheurs en microélectronique de l’École Polytechnique recouvrent les sous secteurs suivants;

 

·         La technologie microélectronique en elle-même, y compris les problèmes de test et de tolérance aux pannes et aux défectuosités;

·         Les applications, en télécommunications, en traitement des signaux et des images, en algorithmes et architectures parallèles, et en biomédical par la réalisation de capteurs et micro stimulateurs implantables ;

·         Les logiciels de synthèse, de conception et de test assistés par ordinateur;

·        Les dispositifs électroniques et électro-optiques, ainsi que les technologies de fabrication.

 

Activités des membres réguliers

 

La description détaillée de notre programme de recherche débute sur une synthèse des activités de chaque membre au sein du GR2M.

 

ACTIVITÉS DU PROFESSEUR BOIS

 

Le professeur Bois poursuit des recherches dans le domaine de la Microélectronique, principalement dans le domaine du co-design et de la co-synthèse conjointe logiciel/matériel pour systèmes embarqués.

 

De nos jours, les systèmes embarqués sont de plus en plus présents dans les produits industriels et commerciaux : contrôleur d’injection d’une voiture, robot industriel, téléphone cellulaire, etc.  Afin de concevoir ces systèmes de plus en plus complexes, l’ingénieur doit avoir recours à l’utilisation conjointe de processeurs d’usage général, dont les performances atteignent aujourd’hui des niveaux très élevés, et de circuits spécialisés chargés de la réalisation de fonctions spécifiques.  De plus, la concurrence sur les produits et les services, impose à tous, la sévère loi du time to market, qui impose de réduire fortement le temps alloué au développement.  La situation de ces défis impose donc une approche d’ingénierie simultanée du logiciel et du matériel, nommé co-design.

 

Le professeur Bois travaille au développement de méthodes modernes de conception conjointe logiciel/matériel.  Plus particulièrement, ses travaux se concentrent autour de trois projets :

 

1.       Space Codesign

La technologie Space CodesignTM et sa plate-forme de conception Space Studio consistent en un logiciel facilitant la conception de systèmes électroniques embarqués.  Par simulation, il est possible de modéliser le comportement d’une application que l’on veut implanter (par exemple un téléphone cellulaire contiendra des algorithmes spécialisés ou d’encodage de la voix).  De plus, le fait que le tout soit en simulation permet d’explorer aisément différentes architectures pour ainsi trouver un compromis du système le plus performant, au coût le plus bas.  Cette caractéristique est apportée par 2 technologies :

·         Elix permettant l’exploration et la simulation rapide de différentes configurations d’un même système électronique embarqué et ;

·         Simtek permettant de simuler, avec une grande précision, une configuration particulière choisie avec Elix ou construite de toute pièce, et tout cela avant même de créer physiquement le circuit.  De plus, un outil complémentaire permet de collecter des statistiques sur les performances et comportements du système en simulation.

En plus d’offrir des possibilités d’exploration de différentes architectures grâce à la simulation, notre technologie propose un flot de conception qui permet à un utilisateur de partir de la simulation pour arriver à l’implantation finale (FPGA ou ASIC).  Cette caractéristique utilise la technologie GenX de Space Codesign.

 

2.       Réseau sur puce

Les réseaux sur puce (NoC) sont des réseaux de communications permettant une connexion physique extensible entre plusieurs blocs dans un environnement de systèmes sur puce.  Ils remplacent de plus en plus les bus et les méthodes d’interconnexion dédiée.  Dans ce projet, les objectifs sont poursuivis :

·         Exploration d’architectures hautes performances pour NoCs

·         Partitionnement de modèles de programmation à haut niveau d’abstraction sur des systèmes sur puces multiprocesseurs à base de NoCs.

·         Tolérance aux pannes pour NoCs

 

3.       AREXIMAS

Ce projet se concentre sur les systèmes avioniques basés sur un réseau de processeurs.  Ces systèmes se doivent d’être sécuritaires, fiables et tolérant aux panes.  Plus précisément, nous nous intéressons aux compromis entre la reconfigurabilité, la fiabilité et le coût de ces systèmes.  Le but est d’appliquer ces compromis sur une plate-forme IMA (Integrated Modular Avionic) certifiable d’une quinzaine de nœuds utilisant le standard ARINC 653 APEX RTOS.

 

Les partenaires industriels qui collaborent à ces projets sont STMicroelectronics, Esterline CMC Electronics et CAE.  Au niveau universitaire les collaborateurs sont les professeurs Aboulhamid (Université de Montréal), Tahar (Concordia), Boland et Thibault (ETS), ainsi que Nicolescu et Savaria de l’École Polytechnique.

 

ACTIVITÉS DU PROFESSEUR DAVID

 

 

Le professeur David mène des activités de recherche dans le domaine de la synthèse des systèmes logiques matériel-logiciel, leurs constituants, leurs outils et leurs applications.  Il s’intéresse plus particulièrement aux outils de synthèse automatique à partir d’une description de haut niveau, aux treillis de calculs, à l’implantation d’opérateurs arithmétiques en virgule flottante et de manière générale à l’implantation optimale des tâches disposant d’un niveau de parallélisme élevé.  Au niveau applicatif, le professeur David travaille dans le domaine de la sécurité informatique (analyse profonde des paquets Ethernet pour le repérage de fichiers connus), aux applications de calcul matriciel pour la simulation de systèmes électriques et de manière générale à toutes les applications qui demandent une puissance de calcul supérieure à ce que peut offrir un processeur standard.

 

Un système reconfigurable est un circuit logique programmable dont le comportement sera déterminé au moment de sa programmation.  Aujourd’hui, ces circuits intègrent plusieurs noyaux de processeurs, des centaines de mémoires, des centaines de multiplieurs, des dizaines de milliers de fonctions logiques programmables, de multiples ressources dédiées et un immense réseau de connexions configurables permettant d’interconnecter ces ressources pour réaliser un circuit complexe et hautement parallèle.  Ils concurrencent de plus en plus les circuits dédiés de type ASIC car on peut les reprogrammer à volonté et leur densité atteint maintenant la dizaine de millions de portes logiques équivalentes.

 

Les circuits reconfigurables relèvent à la fois du Génie Électrique (GÉ) et du Génie Logiciel (GL).  Une fois le circuit physique réalisé (GÉ), il reste à le programmer (GL).  Toutefois, la programmation sert à implémenter un circuit avec des signaux logiques qui se propagent d’une manière semblable à ce qui se passe dans un circuit logique traditionnel (GÉ).  Enfin, ces circuits contiennent souvent un ou plusieurs processeurs devant être programmés (GL).  Les deux domaines sont donc très étroitement reliés et il devient nécessaire d’avoir une vision plus large qui réunit les deux disciplines.

 

Notre programme de recherche principal, subventionné par le CRSNG, consiste à développer un nouveau langage de description de matériel (HDL) d’un niveau d’abstraction intermédiaire entre les langages de programmation utilisés en GL et les langages de description de matériel utilisés en GÉ.  Nous visons à décrire des circuits au niveau fonctionnel (algorithmique) et développons un compilateur (CASM) capable de transformer cette description en un circuit de manière automatique et sûre par construction.  En résumé, notre langage permet de décrire des réseaux de machines algorithmiques qui traitent et s’échangent des jetons de données en parallèle, un peu sur le modèle de CSP (Communicating Sequential Processes) et SDL (Specification and Description Language).  Une grande nouveauté par rapport aux ASM (Algorithmic State Machine) traditionnels consiste en la possibilité de faire des appels (et donc des retours) d’états d’une manière semblable à un appel de méthode en logiciel ou encore une continuation dans les langages fonctionnels.  Il devient alors possible de synthétiser des machines récursives, ce qui nous a permis, par exemple, d’implémenter une version de l’algorithme QuickSort (un algorithme de tri rapide hautement récursif) sur FPGA très facilement.  En outre, l’outil génère automatiquement tous les signaux de contrôle pour la synchronisation des envois-réceptions des jetons de données dans tout le réseau sans perdre de cycle d’horloge (possiblement sous la forme de pipeline continu).  Le concepteur peut donc se concentrer sur les aspects algorithmiques et déléguer la tâche de réalisation du circuit au compilateur.  Toutefois, l’utilisateur averti a conscience de l’architecture qui sera synthétisée et peut, dans la manière dont il décrit l’algorithme, influencer celle-ci.

 

 

 

ACTIVITÉS DU PROFESSEUR AUDET

 

Les activités du professeur Audet sont reliées aux capteurs photoniques, fabriqués en procédé CMOS, visant deux champs d’applications spécifiques soient : les capteurs d’images intégrés et les détecteurs photoniques de haute performance pour système VLSI à interconnections optiques.

 

 

1.       Les capteurs d’images CMOS

 

Ce programme de recherche adresse la problématique de conception et de fabrication de capteurs d’images CMOS de grande surface, qui permettrait d’obtenir une caméra numérique de résolution spatiale comparable à celle d’une caméra avec pellicules chimiques photosensibles.  On vise un capteur ayant une matrice de pixel de 36 x 24 mm de surface pour atteindre la compatibilité avec la gamme des lentilles développées pour la photographie SLR 35 mm.

 

Outre la réalisation d’un capteur d’images de grande surface, les techniques de conception de pixels redondants avec autocorrection développées sont aussi utiles à la réalisation de capteurs d’images employés dans des environnements hostiles comme l’espace, les mines, les réacteurs nucléaires, etc., là où une caméra peut-être exposée à des radiations, des températures et des pressions extrêmes pouvant endommager le capteur.  Ainsi, les propriétés d’autocorrection de l’architecture redondante permettront à la caméra de transmettre des images plus longtemps dans ces milieux hostiles où le remplacement et la réparation sont difficiles, voire impossibles.

 

 

2.       Les détecteurs photoniques

 

Ici on s’intéresse au développement de technique de propagation de signaux par modulation photonique, tant sur un même circuit intégré qu’entre puces d’un même système, de façon à éliminer les interconnections métalliques critiques qui limitent la performance des systèmes.  Des taux de propagation supérieurs à 1 Gb/s sont visés.

 

Bien que la recherche sur les interconnections photoniques ait favorisé jusqu’à maintenant les dispositifs III-V pour la conversion de signaux électriques à signaux photoniques, la diminution constante de la taille des structures fabriquées sur technologie CMOS pourrait avantager les dispositifs photoniques au silicium notamment au niveau des photo-détecteurs.  Avec la diminution de la taille des structures, les capacités parasites des composants actifs diminuent également de sorte qu’un faisceau lumineux de moindre énergie est requis pour activer une cellule photo-détectrice au silicium et une réponse plus rapide peut être obtenue.  Les avantages d’un photo détecteur au silicium pouvant être intégré à même une puce VLSI sont considérables, même si les performances sont moindres qu’un photo-détecteur en technologie III-V.  Citons entre autre la simplicité du procédé de fabrication CMOS comparé aux technologies hybrides III-V – CMOS et l’élimination des circuits liés à l’intégrité des signaux d’horloge en amplitude et en phase, tels que les répétiteurs et les circuits de verrouillage de phase (PLL).  À l’heure actuelle, dû aux problèmes de délais associés aux interconnections métalliques, il est de plus en plus difficile d’assurer la synchronisation entre les différents modules d’un système VLSI, de sorte que les techniques de propagation de signaux asynchrones sont maintenant envisagées pour relier des modules sur une même puce, ajoutant à la complexité du système.  Les interconnections photoniques assureront la performance des systèmes VLSI sans ajouter à leur complexité.

 

 

ACTIVITÉS DU PROFESSEUR BOYER

 

Le professeur Boyer conduit des recherches incluant les domaines de la microélectronique, et du traitement de signal.  Plus spécifiquement, il s’intéresse au design, à la synthèse et à l’optimisation des systèmes conjoints logiciel/matériel dédiés, ainsi qu’au développement d’architectures prenant partie d’un nouveau type d’horloge, dans le but d’obtenir une bonne performance à faible consommation d’énergie.

 

L’horloge à période variable cycle par cycle est encore un concept relativement nouveau.  L’idée est de permettre de moduler la longueur des cycles d’horloges pour pouvoir suivre précisément un ordonnancement.  Cet ordonnancement peut être fait à l'avance, mais aussi à l’exécution, pour pouvoir traiter de manière optimale les expressions conditionnelles et pour pouvoir tenir compte d’autres facteurs qui ne sont pas connus lors de la compilation (ou synthèse).  Dans le cas de systèmes très dynamiques, devant réagir à des stimuli externes, l’ordonnancement peut s’ajuster pour rencontrer les latences maximales permises tout en minimisant la consommation d’énergie.  À l’exception des circuits asynchrones, les circuits ont actuellement très majoritairement une horloge fixe, ou variant lentement dans le temps, qui limite la possibilité d’ordonnancement.  Pour obtenir le meilleur ordonnancement possible, il faut relâcher les contraintes de l’horloge et ce nouveau type d’horloge permet beaucoup plus de flexibilité.

 

Ses publications récentes sur ce sujet concernent principalement la réduction de la gigue de l’horloge ainsi que l’utilisation de cellules numériques normalisées pour réduire les temps de conception et simplifier la mise à l’échelle.

 

La conception de systèmes dédiés demande à la fois de déterminer la structure matérielle et le logiciel devant s’exécuter sur ce matériel.  Une approche conjointe logicielle/matérielle est nécessaire pour la conception et l’optimisation d’un tel système.  Pour des systèmes dédiés, les outils doivent permettre la spécialisation (paramétrisation) des composantes.  Puis la partie logicielle doit être compilée pour une architecture parallèle possiblement hétérogène (avec des processeurs de plusieurs types différents) et comportant des instructions spéciales.  Ses recherches se situent sur différents plans, dont l’automatisation de la séparation logiciel/matériel, la compilation parallélisante pour un système hétérogène configurable, et une diminution du temps associé à l’assemblage et test du système, pour un temps de mise en marché minimum.  Une application actuellement visée est les réseaux sans fil sur le corps pour le traitement de données médicales.

 

 

Applications :

 

Traitement de signal et isolation de la voix dans des prothèses auditives numériques :

 

Le domaine de la prothèse auditive numérique est en expansion, dû au fait que la miniaturisation des processeurs le permet, mais aussi au fait que la demande en prothèses auditives augmente (la population vieillit) et que les gens recherchent une qualité supérieure.  L’utilisation de plusieurs microphones est actuellement une des méthodes qui a le plus de succès pour augmenter la discrimination des sons et améliore l’intelligibilité.  Par contre, le traitement fait sur ces sources pourrait être amélioré, tout en gardant une petite taille et une faible consommation d’énergie.

 

Capture de mouvements du corps humain :

 

Des capteurs inertiels sont utilisés pour analyser les mouvements 3D du corps humain.  Cette analyse de mouvement peut s’appliquer au domaine médical pour, par exemple, détecter des anomalies, ou sportif, pour améliorer le mouvement, mais aussi à l’enseignement et à l’art.  Un logiciel d’enseignement de direction d’orchestre est en développement avec cette analyse de mouvements.

 

Les principaux partenaires qui collaborent sur ces recherches sont le professeur Y. Savaria (génie électrique, École Polytechnique), sur le côté matériel, le professeur H.T. Bui (Sciences appliquées, Université du Québec à Chicoutimi), sur les convertisseurs en cellules normalisées, et le professeur P. Bellomia (faculté de musique, Université de Montréal), sur la capture de mouvement.

 

ACTIVITÉS DU PROFESSEUR BRAULT

 

 

 

Le professeur Brault dirige le LRN (Laboratoire de Réseaux Neuronaux.)  Ses recherches visent plus spécifiquement l’application les algorithmes d’apprentissage (AA) à des problèmes d’inférence sur des données expérimentales en utilisant des machines neuronales (MN), virtuelles ou électroniques.  Le champ d’application des AA/MN est très vaste puisque les MN sont des approximateurs universels utilisés tant en classification, en régression qu’en estimation de fonction de densité.  D’autre part, vu l’homogénéité des traitements réalisés par les MN, ils peuvent souvent être intégrés relativement aisément sur des circuits électroniques.

 

 

 

Les principales difficultés que l’on rencontre dans le design de ces machines proviennent du fait qu’elles sont habituellement adaptées itérativement et que l’information est massivement distribuée dans les interconnexions de la MN.  Parmi ces difficultés, notons, le choix du type de neurones à utiliser (déterministes ou stochastiques, modèle de McCulloch-Pitts ou Hodgkin-Huxley), le nombre de neurones (capacité à s’adapter au problème) le type d’interconnexions (avec ou sans récurrence), le paradigme/loi d’apprentissage (supervisé ou non, correction d’erreurs, minimisation d’entropie, etc.), la fonction de coût à minimiser, etc.  Tous ces «hyper paramètres» doivent évidemment conduire à la conception d’une machine capable de bien généraliser (intrapoler ou extrapoler) sur de nouvelles données.

 

 

 

Outre les architectures bien connues de type MLP (ou RBF) optimisées pour diverses applications (antennes, parole, robotique), les MN qui retiennent particulièrement notre attention sont les machines stochastiques causales (réseaux bayesiens) et les machines à états liquides (MEL) (également appelées «réseaux à échos»).  Pour le premier cas, ce type de système comporte habituellement un très grand nombre de variables stochastiques et les techniques d’optimisation comme le recuit simulé, sont souvent jugées inutilisables à cause des temps de calcul ou de la mémoire requise pour leur mise en œuvre.  En effet, pour valider un réseau bayesien, on doit générer un très grand nombre de cas (vecteurs de tests) en fonction d’une distribution de probabilité multi-variables.  On se frappe alors au problème de la «malédiction de la dimensionnalité».  Une modification possible est l’ajout d’aspects déterministes dans le processus d’optimisation conduisant par exemple au recuit déterministe RD (Deterministic Annealing).  Dans le second cas, (MEL), le problème est de concevoir une machine à rétroaction massive qui se comporte de façon quasi chaotique afin d’explorer un espace d’états continus (ou liquides).

 

 

 

Concernant les aspects électroniques de ces projets, nous étudions la conception de circuits échantillonneurs en fonction d’une distribution de probabilité d’un espace approximé par un réseau bayesien.  Nous modifions les circuits logiques traditionnels afin de les rendre probabilistes.  D’autre part, des circuits appelés «neurones à pulses» ont été simulés sur SPICE pour équiper des robots suiveurs.

 

 

ACTIVITÉS DU PROFESSEUR KHOUAS

 

 

 

 

Le professeur Khouas conduit des activités de recherche dans le domaine de la microélectronique, et principalement dans les domaines suivants :  test des circuits analogiques, conception en vue du test « Design for Testability » (DFT), des circuits intégrés et des systèmes sur puce « System on Chip SOC » (SOC), circuits de synthèse de fréquence, circuits de test et de caractérisation, convertisseurs temps numérique, synthèse sur FPGA et outils de CAO pour la conception, la vérification et le test des circuits intégrés.

 

 

 

Techniques de conception en vue du test : La demande croissante de nouveaux produits électroniques de plus en plus petits, à bas prix et de faible consommation dans toutes les applications de l’électronique a stimulé la croissance rapide des systèmes intégrés sur puce « System on Chip Soc ».  Les SOC intègrent des parties analogiques, numériques, des mémoires et des microprocesseurs sur le même circuit intégré.  Les technologies modernes de fabrication de circuits intégrés permettent cette intégration de plusieurs modules sur la même puce, ce qui permet d’avoir des circuits plus performants, plus rapides, plus petits et à faible coût.  Par contre, à cause de cette intégration croissante, le test de ces SOC devient de plus en plus difficile et surtout de plus en plus coûteux, ce qui risque de ralentir leur croissance au cours des prochaines années.  L’objectif  de ces travaux de recherche est de développer de nouvelles méthodes de test pour les SOC afin de maintenir un coût de test  relativement faible par rapport au coût de fabrication.

 

 

 

Méthodes d’accélération de la simulation analogique : L’objectif de ces travaux de recherche est  l’étude et l’implémentation de techniques d’accélération de la simulation de circuits analogiques pour certaines applications particulières qui sont très coûteuses en temps de calcul et moins exigeantes en précision.  Parmi les outils de CAO visés par ces travaux, nous avons les logiciels de dimensionnement automatique des transistors, les simulateurs de pannes et les outils d’analyse Monte-Carlo.  Ces applications utilisent les résultats de la simulation pour comparer des circuits et prendre des décisions à savoir : choisir le meilleur circuit dans le cas d’un outil de dimensionnement automatique, décidé si un défaut physique est détectable ou non dans le cas  d’un simulateur de pannes et savoir si le circuit conçu est robuste dans le cas de l’analyse Monte-Carlo.  Contrairement à l’application normale d’un simulateur qui est la vérification et la validation de circuits, pour ces applications, la précision intrinsèque du simulateur n’est pas importante tant que les résultats des comparaisons restent corrects.  Le but de ces travaux est donc d’explorer les différentes méthodes pour accélérer les simulations analogiques dans le cas de simulations multiples d’un même circuit avec des modifications mineures et pour lesquelles une grande précision des résultats n’est pas toujours nécessaire.

 

 

 

Circuits de test et de caractérisation : Ces travaux de recherche visent le développement de méthodes pour la caractérisation des effets des fluctuations des procédés de fabrication sur le comportement des circuits fabriqués.  Pour améliorer les performances des circuits de haute performance, il est indispensable de disposer pour chaque procédé de fabrication de modèles statistiques des variations «intra-die» et «die-to-die» des paramètres physiques et électriques les plus critiques.  Les méthodes classiques d’extraction de ces paramètres nécessitent un grand nombre de circuits provenant de plusieurs emplacements différents sur la gaufre et des équipements de mesure très coûteux, ce qui les rend très coûteuses.  L’objectif de nos travaux est la conception de circuits pour la caractérisation.  L’idée est de concevoir pour chaque paramètre, un circuit permettant de faciliter l’analyse et la mesure des effets des fluctuations du procédé de fabrication sur le paramètre en question.  Un des problèmes critiques ciblés par ces travaux de recherche est la variation des délais de propagation dans un circuit intégré.

 

ACTIVITÉS DU PROFESSEUR LANGLOIS

 

 

Le professeur Langlois s’intéresse à la conception et à la réalisation de systèmes embarqués pour le traitement du signal et le traitement d’images, à l’architecture des ordinateurs et au traitement du signal et d’images pour des applications biomédicales.

 

Des projets sont en cours dans trois domaines principaux :

 

Conception de processeurs spécialisés et configurables pour le traitement vidéo.

Ce projet est mené conjointement avec les professeurs Savaria, Bois, David et Boyer du GR2M.  Une collaboration avec le professeur Aboulhamid du DIRO et la professeure Chériet du département de génie informatique et génie logiciel sont aussi en cours.

 

Les processeurs configurables offrent d’intéressantes solutions en informatique embarquée pour l’implémentation d’algorithmes de traitement d’image et de traitement du signal en temps réel.  Les besoins en calculs, les contraintes de synchronisation, la réduction des coûts et les limites en consommation de puissance pour ces applications écartent habituellement les solutions purement logicielles implémentées sur un processeur à usage général.  Les processeurs configurables ont l’intérêt de pouvoir être programmés à l’aide de langages de haut niveau familiers pour la plupart des concepteurs.  Les processeurs configurables commerciaux sont paramétrables et extensibles.  Des caractéristiques spécifiques comme un multiplicateur peuvent être activées ou non.  Des structures peuvent être ajoutées au processeur, comme des instructions additionnelles, des blocs de registres élargis et des interfaces mémoires particulières.

 

Les objectifs de ce projet incluent le développement de méthodologies de conception pour des processeurs spécialisés (Application Specific Instruction set Processor - ASIP), principalement pour des applications de traitement vidéo en temps réel.  Nous considérons présentement le problème du désentrelacement et la conversion du taux de trame pour la télévision à haute définition, et le traitement en temps réel d'images pour des applications médicales.

 

 

Détection automatisée en temps réel de crises épileptiques.

Ce projet est mené conjointement avec le Dr. Carmant de l’hôpital Ste-Justine et avec le professeur Bilodeau du département de génie informatique et génie logiciel.

Le but du projet est de développer un système fiable pouvant détecter automatiquement et en temps réel des crises épileptiques chez l’animal et chez l’humain.  Ce système supporte des projets de recherche en cours à l’hôpital Ste-Justine sur les mécanismes impliqués dans les dommages au cerveau suite à des convulsions épileptiques, l’impact des lésions et de l’hyperthermie sur le développement de l’épilepsie, et le synchronisme oscillatoire dans le complexe amygdale-hippocampe.  Notre approche veut exploiter l’information provenant des potentiels de champs locaux et de l’analyse de séquences vidéo et infrarouge.  Cette approche à trois types de senseurs imite mieux le processus naturel de détection des professionnels de la santé.

 

 

Systèmes embarqués multi-senseurs temps réel pour navigation véhiculaire et personnelle.

Ce projet est mené en collaboration avec le professeur Noureldin du Collège militaire royal à Kingston et d’autres chercheurs du réseau GEOIDE.

Le but de ce projet est d’implémenter des systèmes de navigation pour véhicules et personnes intégrant des données de positionnement provenant de senseurs inertiels et du GPS.  Les senseurs inertiels tendent à être très précis à court terme, et peuvent complémenter adéquatement les données GPS lors de brèves interruptions de service.  Le coût est une contrainte importante de réalisation est menée par applications considérées.  À long terme, le système doit intégrer des accéléromètres sous la forme de systèmes micro-électromécaniques (MEMS).  Un produit attendu du projet est un environnement de développement permettant à des développeurs d’applications de navigation de rapidement considérer des options de designs et leurs coûts associés.

 

 

ACTIVITÉS DU PROFESSEUR MARTEL

 

 

 

Les activités du professeur Martel se situent principalement dans la recherche et le développement de systèmes miniatures intelligents et plus particulièrement dans le domaine de la nanorobotique.  L’objectif actuel consiste à développer des nanorobots avec une infrastructure conçue pour supporter une flotte d’une centaine de ces nanorobots capables d’opérer très rapidement et de façon autonome au niveau moléculaire et jusqu’au niveau des atomes.

 

 

Pour ce genre de projets, nous devons développer plusieurs systèmes électroniques et microélectroniques spécialisés pour supporter, contrôler et implanter plusieurs tâches complexes incluant par exemple :

 

·         Système en temps réel et de très haute performance de positionnement, de navigation et communication à infrarouge pour plates-formes nanorobotique ;

 

·         Système de positionnement miniature de résolution atomique basé sur les techniques de microscopie à effet tunnel ;

 

·         Systèmes et instruments miniatures de manipulation, mesure, synthèse et fabrication au niveau moléculaire ;

 

·         Système de contrôle embarqué pour déplacement de nanorobots, etc.

 

 

Notre intérêt est donc le développement de divers circuits miniatures (analogue et numérique) de haute performance en utilisant diverses approches, techniques, outils de conception et systèmes de vérification/validation essentiellement au niveau système sur puces (SoC).

 

 

La miniaturisation, précision, vitesse et le rendement en temps réel sont des aspects très importants et critiques dans la plupart des systèmes électroniques développés pour ce genre de projet.  Les systèmes à concevoir sont aussi généralement très complexes et exigeants et font appel à plusieurs technologies qui doivent être intégrées dans des systèmes micro-mécatroniques avec instruments intégrés de très haute précision et opérant à de très grandes vitesses.

 

ACTIVITÉS DU PROFESSEUR NICOLESCU

 

Gabriela Nicolescu conduit des recherches sur la conception des systèmes embarqués.  Deux types de systèmes sont visés par ses recherches : la dernière génération des systèmes embarqués intégrant des sous-systèmes hétérogènes provenant de différents domaines d’application (ex. : électronique, optique, mécanique, RF) et les systèmes-sur-puce intégrant plusieurs processeurs hétérogènes (ex. : processeurs configurables, processeurs spécialisés pour un type d’application, processeurs d’usage général).  Les thèmes de recherche seront élaborés brièvement par la suite.

 

 

Conception des systèmes embarqués hétérogènes

 

Nos travaux sur la conception des systèmes embarqués hétérogènes portent sur les nouvelles techniques pour la modélisation et la validation globale de ces systèmes.  Nous travaillons sur la définition et la mise en place d’un environnement permettant la coopération des concepteurs provenant des domaines d’application différents, avec de différentes cultures et utilisant différents niveaux d’abstraction (ex. : RTL, niveau transactionnel), langages de spécification (ex. : VHDL, SytemC, Matlab) et modèles d’exécution (simulation native, simulation à base d’ISS).  Nos travaux explorent particulièrement la modélisation et la simulation des interactions entre les composantes fournies par divers concepteurs et nous explorons les techniques de génération automatique des interfaces d’adaptation entre ces composantes.

 

Nous utilisons comme applications concrètes les MEMS (micro electro-mechanical systems), MOEMS (micro opto-electro-mechanical systems) et les réseaux optiques sur puce.

 

 

Conception des systèmes sur-puce multiprocesseur

 

Nos travaux sur la conception des systèmes-sur-puce multiprocesseurs portent sur l’exploration architecturale et la validation par simulation de ces systèmes.

 

Concernant l’exploration architecturale nous étudions des nouvelles architectures mémoires et les algorithmes efficaces pour mapper les différentes applications sur ces architectures.  Nous explorons aussi l’impact de l’implémentation des systèmes d’exploitation sur l’efficacité des systèmes multiprocesseurs sur puce.  Les approches prises en compte sont : les systèmes d’exploitation implémentés en logiciel, les systèmes d’exploitation implémentés en matériel, et les systèmes d’exploitation logiciels/matériels.  Nous explorons aussi l’impact de l’intégration sur même puce des processeurs différents et des systèmes d’exploitation implémentés par les différentes techniques présentés plus haut.

 

Concernant la validation des systèmes, multiprocesseurs, nous explorons de nouvelles modèles de simulation permettant une validation rapide et précise de ces systèmes.  Nous étudions les modèles de simulation de haut niveau pour les parties logiciels dépendants du matériel (hardware dependent software) pour la simulation native du logiciel embarqué.

 

Nous évaluons nos approches à l’aide des applications multimédia (ex. : MPEG4, DivX).

 

ACTIVITÉS DU PROFESSEUR SAVARIA

 

Il conduit des recherches selon deux grands axes : l’élaboration de méthodes de conception et l’utilisation des technologies microélectroniques dans des applications spécifiques.  Le premier axe englobe des travaux sur la conception de chaînes d’alimentation pour les microsystèmes embarqués et les méthodes de conception et de synchronisation des systèmes intégrés.  Il englobe aussi des techniques d’autotest et de tolérance aux pannes et aux défectuosités.  Le second axe couvre des thèmes divers liés aux applications des microsystèmes intégrés comme la conception de systèmes de radio configurable, la conception de décodeurs convolutionnels, la conception d’une plate-forme SOC pour la réalisation de processeurs réseau et de systèmes de traitement vidéo ainsi que sur la conception d’un système de prototypage rapide.  Plusieurs de ces travaux sont réalisés en collaboration avec d’autres chercheurs dont plusieurs sont membres du ReSMiQ.  La suite reprend chacun de ces thèmes en élaborant brièvement.

 

Méthodes de conception

Nos travaux sur les méthodes de conception explorent diverses classes de circuits nécessaires pour la mise en œuvre de chaînes d’alimentation  de microsystèmes intégrés comme des redresseurs à faible chute de tension et des convertisseurs DC-DC  à commande asynchrone. Nous explorons aussi des méthodes de synchronisation efficaces pour les systèmes intégrés. Une de ces méthodes permet de tolérer des biais de synchronisation arbitrairement grand dans des systèmes purement synchrones. D’autres méthodes investiguées conduisent à la conception systématique de systèmes intégrés globalement asynchrones mais localement synchrones.

 

Nous explorons les méthodes efficaces pour la conception d’architectures intégrées. Ces architectures doivent souvent être adaptées à la classe d’application ciblée. Cela conduit parfois à des plateformes composées de modules paramétrables, réutilisables et compatibles entre eux qui forment la base d’une architecture flexible pour la classe d’application ciblée.  Nos recherches portent aussi sur plusieurs techniques pour la conception de processeurs configurables visant l’accélération des calculs.  Ces techniques permettent notamment de réduire considérablement l’énergie requise pour effectuer un traitement.

 

Enfin, en rapport avec les techniques de tolérance aux pannes, nous les explorons dans le cadre d’un projet qui vise à gérer l’effet des radiations sur l’électronique ainsi que dans le cadre d’un projet qui vise la réalisation par circuit intégré à l’échelle de la tranche (WSI) d’une technologie de prototypage rapide pour les systèmes électroniques complexes.

 

Applications

Dans le cadre de cet axe, nous explorons un ensemble d’applications.  Plusieurs de ces applications permettent d’explorer les méthodes de dimensionnement automatique des chemins de données.  Nous explorons les architectures possibles pour la mise en œuvre des systèmes de traitement vidéo. 

 

Nous travaillons aussi à la mise en œuvre de diverses classes de modules nécessaires pour la mise en œuvre de radios configurables, de processeurs réseau et de systèmes de traitement vidéo.

 

Un de nos projets important porte sur la conception d’un réseau de communication fiable pour la transmission des données critiques pour le domaine de l’aéronautique parrainé par Thales et Bombardier. Un autre projet parrainé par Ericsson porte sur la conception d’équipement réseau virtualisés.

 

Enfin, en collaboration avec Technocap, UQAM, UQO et plusieurs autres participants, nous élaborons une technologie d’intégration configurable pour les systèmes électroniques dans le cadre du projet DreamWafer.

 

 

ACTIVITÉS DU PROFESSEUR SAWAN

 

Le professeur Sawan dirige une équipe de recherche ayant des activités qui se diversifient selon les grandes priorités suivantes : la conception, la réalisation et le test des circuits intégrés analogiques, mixtes et à fréquences radio ; la conception des systèmes pour l'acquisition et le traitement de signal et d'image, l’assemblage et l’encapsulation de dispositifs électroniques ; le prototypage rapide se servant de circuits et systèmes reconfigurables. L'ensemble de ces priorités s'articule autour de deux objectifs essentiels soient la réalisation de modules et de systèmes complets dédiés à des applications industrielles variées tel que les télécommunications, et la mise en œuvre de dispositifs médicaux servant à la récupération des organes et/ou des fonctions chez les patients ayant perdu l'usage (ou n'ayant pas) de ces fonctions, plus particulièrement des micro stimulateurs et capteurs sensoriels implantables et non-implantables et des systèmes optiques et ultrasoniques portables.

 

En particulier, le professeur Sawan s’intéresse aux convertisseurs analogique à numérique (CAN): rapide, à haute précision et à très basses alimentation et consommation, aux filtres reconfigurables et à bande passante élevée, aux préamplificateurs à très faible niveau de bruit et à large bande passante et programmables, aux régulateurs de tension, aux PLL et FLL (Phase et Frequency Looked Loop).  Aussi, des nombreux autres circuits intégrés mixtes font l'objet de nos travaux de recherche dans le cadre des applications médicales : capteurs et micro stimulateurs, conversion optique – électrique, ultrasons, microélectrodes, techniques de mesures intégrés, etc.  Ajoutons que nous menons des travaux dans le domaine de communications sans fil, plus spécifiquement nous travaillons à la mise au point de systèmes complets, soient des mélangeurs, des MODEM, des amplificateurs de puissance, des liens électromagnétiques efficaces, etc.

 

Les systèmes dédiés à des applications médicales doivent être performants (dimensions réduites et à très basse consommation d'énergie), fiables et flexibles. Ces applications pluridisciplinaires regroupent des activités des différentes disciplines connexes en sciences et génie. Ceci implique des connaissances en physique, mécanique, chimie, biologie, biomatériaux, etc. Nous nous intéressons à mettre en œuvre un bon nombre de ces systèmes soient : un stimulateur implantable urinaire servant à contrôler les deux fonctions de la vessie (rétention et incontinence); un implant visuel dédié à la création d'une vision acceptable chez les non-voyants, un dispositif capteur de signaux neuronaux dans le but de mesurer le volume d'urine dans la vessie et de commander le mouvement des membres artificiels remplaçant des membres amputés. Nous recherchons une solution aux à l’apnée du sommeil chez les nourrissants et chez les adultes, etc. À titre d’exemple, nous proposons un cathéter ayant une paire d'électrodes et une paire de capteurs piézo-électriques pour évaluer les pressions et l'EMG aux niveaux de l'estomac et des poumons.  Nous poursuivons nos travaux sur les techniques de télémétrie pour la mesure de divers paramètres biologiques. Nous nous servons des techniques optiques dans le domaine de l’imagerie clinique basée sur la spectrométrie proche infrarouge. Aussi, nous nous intéressons à la réalisation des systèmes ultrasoniques portables. De plus, nous ferons des travaux dans le domaine de laboratoire sur puce pour mettre au point des outils de diagnostique cellulaire.

 

Titulaire d’une Chaire de recherche du Canada sur les dispositifs médicaux intelligents, professeur Sawan est co-fondateur de l'IFESS (International Functional Electrical Stimulation Society), et membre de plusieurs comités d’organisation et de programme de conférences nationales et internationales. Fondateur de la conférence internationale IEEE-NEWCAS, fondateur du Laboratoire de neurotechnologies Polystim et directeur du regroupement stratégique en microélectronique du Québec (ReSMiQ), éditeur et coéditeurs de plusieurs revues internationales et membre de «Board of Governors» de la société circuits et systèmes de IEEE, élu «Distinguished Lecturer» de la société solid-state circuits de IEEE pour 2011-2012. Professeur Sawan est Fellow de l’académie Canadienne de génie, Fellow des instituts canadiens des ingénieurs, Fellow de IEEE et Officier de l’ordre nationale de Québec.

 

Pour plus de détails sur les différents travaux cités ci-dessus, le lecteur est invité à lire les descriptions des projets d'étudiants dans ce rapport et à consulter notre site web au http://www.polystim.ca

ÉTUDIANTS AUX CYCLES SUPÉRIEURS

 

Étudiants aux cycles supérieurs qui ont effectué des recherches associées au GR2M durant la période couverte par ce rapport :

 

Nom de l'étudiant

Diplôme en cours

Directeur

Codirecteur

Akbarniai Tehrani  Mona

Ph.D.

Y. Savaria

 

Allard, Mathieu

M.Sc.A.

J.P. David

 

Allard-Bernier, Jessica

M.Sc.A.

G. Bois

 

Al-Terkawi-Hasid, Omar

M.Sc.A.

M. Sawan

 

Aubertin, Philippe

M.Sc.A.

Y. Savaria

P. Langlois

Basile Bellavance, Yan

Ph.D.

Y. Savaria

Y. Blaquière

Ben Cheikh, Taieb Lamine

Ph.D.

G. Nicolescu

 

Bendali, Abdelhalim

Ph.D.

Y. Audet

C. Akyel

Benhammadi, Seddik

M.Sc.A.

Y. Audet

V. Diaconu

Chaddad, Ahmad 

Ph.D.

M. Sawan

 

Daigneault, Marc-André

Ph.D.

J.-P. David

 

Drolet, Jonathan

M.Sc.A.

M. Sawan

 

Éthier, Sébastien

M.Sc.A.

M. Sawan

 

Ezzat, Hicham

Ph.D.

Y. Savaria

 

Farah, Rana

Ph.D.

P. Langlois

G.A. Bilodeau

Fourmigue, Alain

Ph.D.

G. Nicolescu

 

Gan, Qifeng

Ph.D.

P. Langlois

Y. Savaria

Gélinas, Sébastien

M.Sc.A.

M. Sawan

 

Ghannoum, Anthony

M.Sc.A.

M. Sawan

 

Gil, Diana

M.Sc.A.

P. Langlois

 

Grogan, Patrick

M.Sc.A.

J.-P. David

 

Guérard, Hubert

M.Sc.A.

G. Bois

 

Guillemot, Mikael

M.Sc.A.

Y. Savaria

 

Hached, Sami

Ph.D.

M. Sawan

 

Hamie, Ali 

M.Sc.A.

M. Sawan

 

Hasanuzzaman, Md

Ph.D.

M. Sawan

 

Hashemi, Saeid

Ph.D.

M. Sawan

Y. Savaria

Hawi, Firas

M.Sc.A.

M. Sawan

 

Kamrani, Ehsan

Ph.D.

M. Sawan

 

Kar, Goutam Chandra

M.Sc.A.

M. Sawan

 

Karimian-Sichany, Masood

Ph.D.

M. Sawan

 

Khamseharshari, Elham

M.Sc.A.

Y. Audet

 

Kowarzyk Moreno, Gilbert

Ph.D.

Y. Savaria

D. Haccoun

Krouchev, Nedialko

Ph.D.

M. Sawan

A. Vinet

Laflamme-Mayer, Nicolas

M.Sc.A.

M. Sawan

Y. Blaquière

Lafrance, Pierre

M.Sc.A.

Y. Audet

 

Lareau, Étienne

M.Sc.A.

M.Sawan

F. Lesage

Lebrun Mc Kinnon, Mathieu

M.Sc.A.

G. Bois

 

Lepercq, Étienne

Ph.D.

Y.Savaria

Y. Blaquière

Lerebours Jonas

M.Sc.A.

P. David

 

Lévesque, Philippe

Ph.D.

M. Sawan

 

Mbaye, Mame Maria

Ph.D.

Y. Savaria

S. Pierre

Mendez, Arnaldo

Ph.D.

M. Sawan

 

Miled, Mohamed Amine

Ph.D.

M. Sawan

 

Mirzaei, Marjan

M.Sc.A.

M. Sawan

 

Monteiro, Fellipe

M.Sc.A.

G. Bois

 

Moradi, Arash

Ph.D.

M. Sawan

 

Moss, Laurent

Ph.D..

G. Bois

M. Aboulhamid

Mounaim, Fayçal

M.Sc.A.

M. Sawan

 

Nourivand, Afshin

Ph.D.

A. Alkalili

Y. Savaria

Ould Bachir, Tarek

Ph.D.

J.P. David

J. Mahseredjian

Pons Jean-François

M.Sc.A.

J-J, Brault

 

Robati Tiyam

M.Sc.A.

Y. Savaria

 

Rogers-Vallée, Michel

M.Sc.A.

G. Bois

 

Salam, MuhammadTariqus

Ph.D.

M. Sawan

 

Savard, Julien

M.Sc.A.

G. Bois

 

Sebbar, Mohamed

M.Sc.A.

Y. Audet

J.P. David

Sharafi, Azadeh

Ph.D.

S. Martel

 

Siadjine Njinowa, Marcel

Ph.D.

H.T. Bui

F. R. Boyer

Simard, Guillaume

M.Sc.A.

M. Sawan

 

Stimpfling Thibault

M.Sc.A.

M. Savaria

 

Tanguay, Louis-François

Ph.D.

M. Sawan

 

Tapp, Martin

Ph.D.

G. Nicolescu

M. Aboulhamid

Tremblay, José-Philippe

M.Sc.A.

Y. Savaria

 

Trentin Davide

M.Sc.A.

M. Savaria

 

Turgeon, Jean-Sébastien

M.Sc.A.

Y. Savaria

 

Vakili, Shervin

Ph.D

P. Langlois

 

Zarrabi, Houman

Ph.D.

Y. Savaria

A. Alkalili

Zhang, Kai

Ph.D.

Y. Audet

 

Zheng, Yushan

Ph.D.

M. Sawan

 

 

ÉTUDIANTS NOUVELLEMENT INSCRITS

 

Nom de l'étudiant

Diplôme en cours

Directeur

Codirecteur

Blouin Frédéric

M.Sc.A.

P. Langlois

 

Charasse, Sylvain

M.Sc.A.

Y. Savaria

 

Dang Hervé

M.Sc.A.

P. Langlois

 

El Galhi Nabil

Ph.D

Y. Savaria

 

Fomekong Dongmo, Armand

M.Sc.A

J-J Brault

 

Gholamzadel, Bahareh

M.Sc.A.

M. Sawan

 

Hussain, Wassim

Ph.D

Y. Savaria

 

Kassab, Amal

M.Sc.A

M. Sawan

 

Keita, Abdoul-Kader

M.Sc.A.

P. Langlois

 

Le Lan, Jérôme

M.Sc.A.

M. Sawan

 

Li, Nan

Ph.D.

M. Sawan

 

Massicotte, Geneviève

M.Sc.A.

M. Sawan

 

Mehri Dehnavi, Marzieh

M.Sc.A.

Y. Audet

 

Mohammadi Farahngi Ali

Ph.D

Y. Savaria

 

Najarpour Foroushani, Armin

M.Sc.A.

J-J Brault

 

 Navabzadeh, Nazila

M.Sc.A.

J-J Brault

 

Talal Zakani

M.Sc.A.

Y. Savaria

 

Taboubi, Mohamed

M.Sc.A

P. Langlois

 

Watson, Meghan Chelsea

M.Sc.A.

M. Sawan

 

TITRES DES PROJETS ET DIPLÔMES EN COURS DE CHAQUE ÉTUDIANT

Cette section contient une liste de projets avec le nom des personnes concernées.  Plus de détails sur chacun des projets se trouvent dans les descriptions individuelles des étudiants chercheurs.

 

Nom de l’étudiant

Diplôme en cours

Le titre de son projet

Akbarniai-Tehrani, M.

Ph.D.

Conception de systèmes de calibration pour antenne réseau radar météorologiques.

Allard, M.

M.Sc.A.

Implémentation d’un treillis de calculs reconfigurable à travers une architecture SDFPGA (Software Defined FPGA).

Allard-Bernier, J.

M.Sc.A.

Méthode de reconfiguration dynamique pour un réseau sur puce tolérant aux fautes

Al-Terkawi-Hasib, O.

M.Sc.A.

Conception et implémentation de convertisseurs DC-DC hautement efficaces et intégrés en technologie CMOS à faible tension.

Aubertin, P.

M.Sc.A.

Accélération à l’aide de processeurs configurables de l’exécution d’algorithmes de voisinage local utilisés en traitement vidéo.

Basile Bellavance, Y.

Ph.D.

Conception d’un environnement de travail matériel et logiciel pour l’instrumentation d’un circuit intégré à l’échelle de la tranche et pour l’aide à la conception de circuit à basse énergie.

Ben Cheikh, T.L.

Ph.D.

Approche multiprocesseur pour l’optimisation des applications biomédicales

Bendali, A.                    

Ph.D.

Conception et caractérisation de circuits intégrés CMOS de haute performance pour applications aux interconnexions photoniques.

Benhammadi, S.

M.Sc.A

Réalisation d’un capteur d’image combiné à la spectroscopie de réflexion pour l’analyse non invasive et in vivo du sang rétinal

Chaddad, Ahmad 

Ph.D.

Traitement de données de l’activité cérébrale à partir de la Spectroscopie Proche Infrarouge SPIR.

Daigneault, M.-A.

Ph.D.

Synthèse haut-niveau et description de circuits numériques au niveau des transferts synchronisés.

Drolet, J.

M.Sc.A.

Circuits numériques intracorticaux pour la détection automatisée des potentiels d’action.

Éthier, S.

M.Sc.A.

Conception d’un stimulateur sécuritaire à faible consommation de puissance pour un implant visuel intracortical.

Ezzat, H.

Ph.D.

Processeur de vérification basée sur les assertions pour le DreamWafer™.

Farah, R.

Ph.D.

Identification de convulsions et de comportements des animaux avec un système de vision informatique.

Fourmigue, A.

Ph.D.

Modélisation au niveau système des architectures tri-dimensionnelles (3D) de systèmes multiprocesseurs sur puce (MPSoC).

Gan, Q.

Ph.D.

L’exploration architecturale de design sur processeurs à jeux d’instructions spécialisés pour l’accélération de l’exécution d’algorithmes des filtres particulaires

Gélinas, S.

M.Sc.A.

Conception et implémentation d’un dispositif de communication sans-fil courte-distance à très faible consommation pour implants biomédicaux.

Ghannoum, A.

M.Sc.A.

Module de reconnaissance d’objets dédié à un stimulateur visuel cortical.

Gil, D.

M.Sc.A

Processeurs embarqués pour reproduction de tons en temps réel

Grogan, P.

M.Sc.A.

Implémentation d’un treillis de calculs reconfigurable à travers une architecture SDFPGA (Software Defined FPGA)

Guérard, H.

M.Sc.A.

Implémentation, validation et simulation de NoC à haut niveau.

Guillemot, M.

M.Sc.A.

Mise en œuvre d'une suite d'outils permettant l'utilisation de la plateforme DreamWafer.

Hached, Sami

Ph.D.

Sphincter urétral artificiel commandé et alimenté en énergie sans fil

Hamie, Ali 

M.Sc.A

Micro pompe implantable dédiée à l’injection des médicaments chez les patients épileptiques.

Hasanuzzaman, Md.

Ph.D.

Conception d’un module de stimulation zone de base implantable pour la micro stimulation intracorticale visuelle.

Hashemi, S

Ph.D.

Amélioration de l’efficacité des chaînes de conversion de puissance pour implants biomédicaux.

Hawi, F.

M.Sc.A.

Conception et implémentation d’un système de stéréovision passive dédié à l’implant intracortical visuel.

Kamrani, E.

Ph.D.

Conception d’un nouveau portable sans fil fNIRS système combiné avec EEG de surveillance à côté de l’AVC et les patients cardiaques.

Kar, G.C.

M.Sc.A.

Conception et mise en œuvre d’une pompe à charge haute tension pour microstimulateur électrique.

Karimian-Sichany, M.

Ph.D.

Conception et implémentation d'une interface de capteur intelligent dans un réseau de capteurs avioniques.

Khamsehashari, E.

M.Sc.A.

Circuit de lecture destiné à un capteur d’images CMOS en mode courant.

Kowarzyk Moreno, G.

Ph.D.

Développement d’un algorithme de recherche de codes convolutionnels doublement orthogonaux parallèle et implicitement-exhaustif pour plateforme de calcul à haute performance.

Krouchev, N.

Ph.D.

Micro stimulation optimale du tissu nerveux - Des modèles aux dispositifs.

Laflamme-Mayer, N.

M.Sc.A

Conception et réalisation d’un réseau de distribution de puissance d’une carte de prototypage rapide de systèmes.

Lafrance, P.

M.Sc.A.

Convertisseur analogue à numérique permettant une quantification variable adapté à la sensibilité de l’œil humain.

Lareau, É.

M.Sc.A.

Conception d’un système portable de spectrométrie par proche-infrarouge multicanaux destiné à la détection de foyers épileptogènes.

Lebrun Mc Kinnon, M.

M.Sc.A.

Automatisation du processus de vérification pour les systèmes embarqués conçus grâce à une plateforme virtuelle.

Lepercq, É.

Ph.D.

Algorithme de routage pour l’utilisation et la mise au point d’une plateforme de prototypage rapide pour les systèmes électroniques : Le WaferBoardTM.

Lerebours Jonas

M.Sc.A

Repérage de contenu numérique à haute vitesse optimisé sur plateforme GPGPU

Lévesque, P.

Ph.D.

Architecture d’un processeur dédié aux traitements de signaux ultrasoniques en temps réel en vue d’une intégration sur puce.

Mbaye, M.M.

Ph.D.

Techniques d’exploration architecturale de design à usage spécifique pour l’accélération de boucles.

Mendez, A.

Ph.D.

Méthode efficace pour le monitorage du volume de la vessie chez les patients paraplégiques.

Miled, M. A.

Ph.D.

Dispositif Laboratoire-sur-puce implantable dédié à la détection et séparation des neurotransmetteurs.

Mirzaei, Marjan

M.Sc.A

Conception et fabrication d'un dispositif implantable pour la détection de foyers épileptiques.

Monteiro, P.

M.Sc.A

Automatisation du processus de caractérisation de la consommation de puissance pour l’estimation au niveau modèle transactionnel

Moradi, A.

Ph.D.

Émetteur de faible puissance sans fil dédié aux microsystèmes biomédicaux implantables.

Moss, L.

Ph.D.

Profilage, caractérisation et partitionnement fonctionnel dans une plate-forme de conception de systèmes embarqués.

Mounaim, F.

Ph.D.

Neurostimulateur hautement intégré et nouvelle stratégie de stimulation pour améliorer la miction chez les paraplégiques.

Nourivand, A.

Ph.D.

Réduction de la puissance de fuite des mémoires sur-puce sans impact sur le rendement.

Ould Bachir, T.

Ph.D.

Opérateurs en virgule flottante pour des applications en simulation des systèmes électriques sur FPGA

Pons, J-F

M.Sc.A

Conception d'une plateforme d'animats à basse consommation de puissance utilisant des composants en logique asynchrone.

Robati T.

M.Sc.A

Le support matériel pour routeur virtuel (routeur d’agrégation) à haute vitesse.

Rogers-Vallée, M.

M.Sc.A.

Une méthode d’estimation de la consommation de puissance pour systèmes sur puce reprogrammable.

Salam, M.T.

Ph.D.

Microsystème biomédical implantable pour le traitement de l’épilepsie.

Savard, J.

M.Sc.A.

Exploration d’une procédure de simulation native de système IMA avec une application avionique graphique

Sebbar, M.

M.Sc.A.

Réalisation d’un système de conversion des couleurs pour un capteur d’images CMOS ‘à photodétecteur sans fibre optique.

Sharafi, A.

Ph.D.

Conception et mise en œuvre d'un micro-capteur non attachés pour la détection de tumeur du sein précoce.

Siadjine Njinowa, M.

Ph.D.

Conception d’un transmetteur de faible consommation de puissance et application dans les réseaux WBAN.

Simard, G.

Ph.D.

Télémétrie à très haut débit pour des implants biomédicaux dédiés à l’enregistrement neuronal.

Stimpfling T.

M.Sc.A.

Conception et implémentation d’un processeur réseau dans le but de supporter la virtualisation d’un équipement réseau.

Tanguay, L.-F.

Ph.D.

Synthétiseur de fréquences RF à ultra-faible consommation dédié aux microsystèmes implantables.

Tapp, M.

Ph.D.

Interopérabilité des environnements de simulation distribués par génération de code dynamique.

Tremblay, J.-P.

Ph.D.

Caractérisation de la fiabilité d’un réseau de transducteurs dans le domaine avionique.

Trentin, D.

M.Sc.A.

Étude et implémentation d’un système de communication avionique.

Turgeon, J.-S.

M.Sc.A.

Conception d’un module logiciel pour le diagnostique de fautes dans un circuit de la taille d’une tranche de silicium.

Vakili, S.

Ph.D

Optimisation de la largeur d'unités fonctionnelles et de chemins des données de processeurs configurables pour le traitement vidéo

Zarrabi, H.

Ph.D.

Conception et techniques d’évaluation pour la synthèse efficace de microsystèmes à faible énergie.

Zhang, K.

Ph.D.

Spectromètre en technologie CMOS basé sur le phénomène d absorption du rayonnement électromagnétique

Zheng, Y.

Ph.D.

Laboratoire sur puce pour la manipulation de particules biologiques par champ magnétique. 


DESCRIPTION DÉTAILLÉE DES PROJETS D'ÉTUDIANTS

 

 

AKBARNIAI TEHRANI Mona

DIPLÔME : Ph.D.

 

TITRE:

 

Conception de systèmes de calibration pour antenne réseau radar météorologiques.

 

RÉSUMÉ:

 

Le but de ce projet est la calibration des réseaux d'antennes utilisés dans les radars météorologiques.

Les performances des antennes réseau sont grandement affectées par des erreurs telles que le couplage mutuel entre les éléments du réseau, les changements environnementaux et les imperfections de fabrication. Cette recherche vise à mesurer, modéliser et compenser les erreurs mentionnées ci-dessus.

 

PROBLÉMATIQUE:

 

Certains sources d’imperfections dans les réseaux d'antennes ne peuvent pas être complètement éliminés lors du processus de conception des antennes donc des algorithmes de traitement du signal pour la compensation d'erreur doivent être utilisés pour calibrer une antenne en un temps court et alors que le réseau est déjà déployé.

 

MÉTHODOLOGIE:

 

Le projet débute par une phase de familiarisation dans lequel le concept d'antenne réseau orientables, leurs caractéristiques et les paramètres sont étudiés. Puis, des modèles pertinents seront implémentés dans Matlab. Une revue de littérature sur les méthodes de calibration sera ensuite faite et certains des algorithmes qui sont les plus souvent utilisées sont implémentés pour réaliser un modèle complet d'un système réel.

Les algorithmes étudiés sont généralement basés sur les algorithmes «maximum likelihood» ou de «sub-space direction-finding». La calibration se fait par l'adaptation du diagramme de rayonnement réel reçu à partir des émetteurs dans des positions prédéterminées pour le faire correspondre le mieux possible au motif idéal attendu (c'est à dire en l'absence d'imperfections). Un autre groupe de méthodes connues sous les termes d’auto-calibration et de « blind calibration » sont également étudiés parce qu’elles permettent de calibrer pour tous les types d'erreurs et d'estimer la position de la source de calibration dans un même temps. On définira ensuite une nouvelle méthode pour notre modèle d'antenne.

 

RÉSULTATS:

 

Les modèles étudiés ont été testés au cours de plusieurs expériences en appliquant un modèle d'erreurs réaliste. La performance des systèmes modélisés correspond bien aux résultats attendus et le système peut compenser l'erreur appliquée d'une manière satisfaisante. Certaines de ces méthodes sont également testées sur les données réelles acquises à partir d'une antenne réseau. Les résultats ont été encore satisfaisants. Dans la prochaine étape et après la définition de notre nouvelle méthode, elle sera implémentée sur une plate-forme de test.

 

 

ALLARD, Mathieu

DIPLÔME : M.Sc.A.

 

 

TITRE:

 

Implémentation d’un treillis de calculs reconfigurable à travers une architecture SDFPGA (Software Defined FPGA).

 

 

RÉSUMÉ:

 

Le projet cherchera à implanter une toute nouvelle architecture permettant de traiter des algorithmes dotés d’un grand flot de données.  En parallélisant le plus possible les calculs, il sera possible d’apporter d’importantes accélérations.  Ce projet est en association avec la compagnie GaGe.

 

 

PROBLÉMATIQUE:

 

De nos jours, la technologie FPGA est devenue de plus en plus puissante et complexe à un niveau que seule la technologie ASIC pouvait atteindre il y a quelques années.  Dans notre cas, compte tenu que le choix du FPGA provient des contraintes d’I/O, une bonne partie des ressources serait disponible après l’implémentation du design en tant que tel.  Le but est donc de permettre un accès logiciel à ces ressources.  D’un point de vue haut niveau, un SDFPGA peut être vu comme un FPGA dans un FPGA.  Le treillis de calcul implanté dans un digitizer pourrait donc être reconfiguré par des programmeurs logiciels pour donner un nouveau comportement.  Les algorithmes ayant de grandes possibilités de parallélisme seraient avantagés par ce treillis.

 

 

MÉTHODOLOGIE:

 

Pour réaliser ce travail, nous allons tout d’abord faire un modèle SystemC du treillis de calcul qui démontre la faisabilité de l’architecture à travers l’implantation d’une DDC (Digital Down converter).  En ayant une ébauche très poussée de l’architecture finale, nous pouvons maintenant en faire l’implémentation matérielle.  Également, celle-ci viendra se joindre aux nouvelles cartes du partenaire.

 

 

RÉSULTATS:

 

Réalisation d’un prototype implémentant le treillis de calcul.

 

ALLARD-BERNIER, Jessica

DIPLÔME : M.Sc.A.

 

 

TITRE :

 

Méthode de reconfiguration dynamique pour un réseau sur puce tolérant aux fautes.

 

RÉSUMÉ :

 

Le but ultime du projet est de proposer une méthode de tolérance aux fautes intégrées au réseau-sur-puce, ici le Rotator-on-Chip (RoC), permettant une reconfiguration dynamique du réseau pour atténuer les défaillances possibles.  Le tout sera exécuté sur FPGA.  Pour ce faire, il y aura différentes phases dont une implémentation logicielle, une intégration matérielle et l’élaboration d’un environnement de test avec injection de fautes sur FPGA.

 

PROBLÉMATIQUE :

 

Les systèmes intégrés sont de plus en plus utilisés dans le but d’optimiser des applications dédiées, nous n’avons qu’à penser aux téléphones cellulaires ou aux lecteurs MP3.  Cependant, ils augmentent également en complexité dans le but de remplir plus de fonctionnalités avec toujours moins de ressources.  Deux principaux axes sont analysés dans le but d’optimiser les systèmes: les traitements de calcul et les communications.  En solution du deuxième axe, l’utilisation des réseaux-sur-puce est proposée puisque leur rôle est d’interconnecter plusieurs ressources sans dégrader le débit de données.  Diverses topologies de réseaux-sur-puce ont été développées ces dernières années notamment en se basant sur celle de la maille et de l’anneau qui restent des paradigmes dans le monde des réseaux.  C’est cette dernière qui sera étudiée plus en détails dans ce projet.

 

Tous les réseaux sur puces ont des caractéristiques propres à eux qui les rendent plus attrayants dans certains domaines, notamment le nombre de ressources supportées, la rapidité des communications, etc.  Bien que le débit soit une des métriques les plus importantes, il ne faut pas non plus oublier la fiabilité du transit des données.  C’est pourquoi de plus en plus de réseaux sur puce sont développés dans une optique de tolérance aux fautes.

 

MÉTHODOLOGIE :

 

  • Évaluation et analyse des techniques existantes

-         Recueillir les informations existantes sur les méthodes de tolérance aux fautes.

 

·         Élaboration des bases comparatives

-         Caractérisation du modèle de base

-         Élaboration des méthodes d’évaluation

 

·         Développement du modèle

-         Intégration d’un mécanisme de reconfiguration au RoC

-         Élaboration d’un mécanisme de détection des fautes au niveau logiciel

-         Intégration du mécanisme de détection des fautes au niveau matériel

 

·         Simulations et comparaisons

-         Élaboration d’un environnement de test avec injection d’erreurs

-         Simulations

-         Évaluation en fonction des métriques de performances développées.

 

RÉSULTATS :

 

Aucun résultat n’est disponible pour l’instant.

 

AL-TERKAWI HASIB, Omar

DIPLÔME : M.Sc.A.

 

TITRE :

 

Conception et implémentation de convertisseurs DC-DC hautement efficaces et intégrés en technologie CMOS à faible tension.

 

 

RÉSUMÉ :

 

Les dispositifs alimentés par batterie deviennent une partie importante de notre vie quotidienne.  Avec la possibilité d’avoir des ensembles de circuits différents avec des demandes de puissance variables sur un fragment simple, la conception de convertisseur DC-DC intégré d’une haute efficacité devient une nécessité.  Cette recherche vise la conception d’un convertisseur DC-DC bas complètement intégré qui peut opérer avec une haute efficacité dans des grandes plages de charge.  Le circuit sera implémenté dans un procédé CMOS.

 

 

PROBLÉMATIQUE :

 

Dans les technologies modernes, l’intégration de différents circuits sur une même puce est une tendance très commune.  Dans beaucoup de cas, les circuits sur puce ont besoin de différents niveaux de tension de réserve.  L’approvisionnement des différentes tensions sur puce est le rôle d’un convertisseur DC-DC.  Un des problèmes est l’utilisation d’éléments passifs hors puce.  Un autre problème est la difficulté d’obtenir une régulation de la tension de sortie pour des valeurs différentes de résistance de charge tout en maintenant une bonne efficacité.  La conception de tels circuits doit prendre en considération tous les critères mentionnés ci-dessus.

 

 

MÉTHODOLOGIE :

 

Pour accomplir l’objectif proposé, nous planifions les étapes suivantes :

 

·         Une étude ou revue détaillée de la littérature sera effectuée ;

·         La conception sera faite pour un procédé CMOS dans l’environnement Cadence.  Pour ce faire, il faudra une maîtrise adéquate de cet environnement pour la conception de circuits mixtes ;

·         La vérification Post layout sera comparée avec la simulation de circuit.  La disposition finale doit être aussi robuste que possible pour tolérer les variations, ainsi, une analyse de procédé Monte-Carlo sera effectuée ;

·         La puce fabriquée sera testée.

 

 

RÉSULTATS :

 

Dans le processus de conception du convertisseur DC-DC, une étude ou revue de la littérature sur le sujet a été effectuée.  Différents types de topologies ont été comparés et analysés.  Une nouvelle architecture de convertisseur DC-DC à capacités commutées avec un contrôle asynchrone a été réalisée.  Le contrôleur asynchrone a été conçu afin de réduire les pertes de commutation dans le convertisseur lorsque la puissance de sortie est réduite.  Le convertisseur utilise aussi plusieurs topologies afin d’adapter le taux de conversion à la tension de sortie nécessaire.  Toutes ces méthodes sont utilisées pour améliorer l’efficacité du convertisseur DC-DC.  La conception régule des tensions de charge de 300mV à 1.1V d’une tension d’entrée 1.2V.  Une capacité totale de 350pF a été intégrée pour fournir un maximum de 250uW de puissance à la charge tout en atteignant une efficacité de 80%.  Récemment, ce circuit a été fabriqué en technologie CMOS 0.13μm.  Les résultats expérimentaux ont confirmé la théorie et la simulation du design et un article a été suomi à IEEE Transactions on Biomedical Circuits and Systems.

 

AUBERTIN, Philippe

DIPLÔME : M.Sc.A.

 

 

TITRE :

 

Accélération de l’exécution d’algorithmes de voisinage local utilisés en traitement vidéo à l’aide de processeurs configurables.

 

 

RÉSUMÉ :

 

Ce projet porte sur l’accélération de traitement vidéo à l’aide de processeurs configurables.  Il vise les algorithmes à voisinage local comme la convolution, les morphologies et les algorithmes de désentrelacement intra-champ.  L’objectif est de définir et caractériser une approche de conception qui permette le développement rapide d’implémentations à haute vitesse de traitement d’algorithmes de ce type.

 

 

PROBLÉMATIQUE :

 

Les applications vidéo numériques sont omniprésentes.  On peut penser, par exemple, à la télévision haute définition, aux lecteurs vidéo portatifs et aux téléphones cellulaires qui permettent la lecture vidéo.  L’apparition de ces applications exigeantes est rendue possible grâce à l’augmentation exponentielle de la densité des circuits intégrés décrite par la loi de Moore.  Par contre, cette augmentation exponentielle représente aussi un obstacle puisque les concepteurs doivent concevoir des systèmes toujours plus complexes avec les mêmes contraintes exigeantes de temps de mise en marché.

 

La principale solution à ce problème consiste à élever le niveau d’abstraction de la conception.  Un paradigme de conception à niveau d’abstraction élevé, récent et prometteur est le processeur configurable.  Étant donné la nouveauté de ce paradigme, des approches de conception et des méthodologies doivent être développées pour vraiment en tirer avantage.

 

 

MÉTHODOLOGIE :

 

L’approche proposée est appliquée à plusieurs algorithmes ayant des caractéristiques (complexité logicielle, modalité d’accès aux données) diverses afin de valider qu’elle soit applicable à ces algorithmes et afin de la caractériser.  Pour la caractérisation, les métriques d’intérêt particulier sont la vitesse de traitement, la complexité matérielle et aussi la métrique AT.  Ces métriques sont évaluées à l’aide de simulations et d’estimations obtenues grâce aux outils de conception.  Jusqu’à présent, le processeur configurable Xtensa LX2 et la suite d’outils de Tensilica ont été utilisés.  Les prochains travaux se concentreront sur la génération automatique de code VHDL à partir d’une description à haut niveau de l’algorithme.

 

 

RÉSULTATS :

 

Des implémentations rapides ont été réalisées pour diverses tailles de convolution 2D ainsi que pour trois algorithmes de désentrelacement intra-trame, dont PBDI, le nouvel algorithme proposé par Hossein Mahvash Mohammadi du GR2M.  Concernant l’implémentation de PBDI, un article rapportant un facteur d’accélération de 1351 par rapport à une implémentation purement logicielle a été accepté et présenté à la conférence NEWCAS-TAISA 2009.

 

Une approche systématique pour la conception d’implémentations rapides de la classe d’algorithmes visée a été proposée et un article sur le sujet est en cours de rédaction.  Il est attendu que ceci mène à une méthodologie où l’implémentation est dérivée automatiquement d’une description à haut niveau de l’algorithme.

 

BASILE-BELLAVANCE, Yan

DIPLÔME : Ph.D.

 

 

TITRE :

 

Conception d’un environnement de travail matériel et logiciel pour l’instrumentation d’un circuit intégré à l’échelle de la tranche et pour l’aide à la conception de circuits à basse énergie.

 

 

RÉSUMÉ :

 

Ce projet de recherche s’intègre dans le projet DreamWafer qui vise à créer, à l’aide d’un circuit intégré à l’échelle de la tranche, un «PCB reconfigurable» où les puces déposées à la surface d’un substrat actif et reprogrammable peuvent être interconnectées dynamiquement entre eux.  Le but du projet est d’instrumenter un circuit intégré à l’échelle de la tranche pour suivre en temps réel la température interne, la puissance consommée et la pression interne du substrat silicium.

 

 

PROBLÉMATIQUE :

 

Le projet DreamWaferTM, vise à développer un circuit intégré qui ferait l’équivalent d’un «PCB reconfigurable» permettant d’interconnecter numériquement des circuits intégrés discrets (FPGA, processeurs, DSP…) à tester, ceux-ci étant déposés à sa surface.  Ce système se nomme le WaferBoard.  Il contient un circuit spécial qui est une matrice de millier de cellules identiques, chacune comportant un centre de contrôle logique, un crossbar reconfigurable et un ensemble de «plots» de quelques centaines de micromètres de large (points de contact avec les composants déposés).  Ce circuit intégré est nommé WaferIC.  Ce circuit se déploie sur l’ensemble d’une tranche de silicium, c’est pourquoi on le classe dans la catégorie des circuits intégrés à l’échelle de la tranche.  Or, le WaferIC doit intégrer un réseau de capteurs intégrés (puissance, température et pression) pour mieux caractériser le premier prototype de WaferIC et pour ajouter des fonctionnalités supplémentaires d’aide à la conception pour les utilisateurs du WaferBoard.  Par exemple, l’ajout de capteurs intégrés permettant de surveiller la consommation de puissance des circuits intégrés déposés à la surface est la première étape pour créer un outil d’aide à la conception permettant d’optimiser l’efficacité énergétique des systèmes électroniques.

 

 

MÉTHODOLOGIE :

 

La première étape du projet consiste à faire le design au niveau circuit d’un capteur analogique de courant, de température et de pression efficace occupant un minimum de surface.  Une fois ces éléments conçus au niveau circuit, un circuit de test sera fabriqué et validé.  Par la suite, le réseau de capteur sera intégré dans le WaferIC.

 

Parallèlement à ce design, un environnement logiciel d’aide à la conception doit être conçu et réalisé pour aider les utilisateurs du WaferBoard à concevoir et tester des circuits qui consomment moins de puissance.  Des algorithmes d’aide à la décision seront conçus pour accompagner l’utilisateur dans la conception de circuits efficaces énergétiquement.  Bien sûr, à la base de ces algorithmes, les données de consommation de chaleur et de puissance fournies par les réseaux de capteur du WaferIC permettront d’alimenter la recherche automatique de solution et de valider les architectures proposées par l’outil d’aide à la conception.

 

 

RÉSULTATS :

 

Puisque le projet vient tout juste de débuter, aucun résultat ne peut être présenté à ce jour.

 

BEN CHEIKH, Taieb Lamine

DIPLÔME : Ph.D.

 

TITRE :

 

Approche multiprocesseur pour l’optimisation des applications biomédicales.

 

RÉSUMÉ :

 

L’imagerie biomédicale prend beaucoup d’essor dans le domaine du traitement numérique d’images grâce à la numérisation et à la vidéo assistance.  Dans cette optique, plusieurs efforts ont été observés dans le développement d’algorithmes poussés pour produire des résultats satisfaisants aux besoins des médecins.  Le problème de la majorité de ces algorithmes est qu’ils sont restés au niveau théorique et leur implémentation n’a pas été encore définie afin de satisfaire les contraintes de temps réel.  Afin de concrétiser ces efforts sur le plan pratique, nous cherchons à assurer une implémentation adéquate de certains de ces algorithmes déjà développés en Matlab (langage interprétable) par le laboratoire de recherche LIV4D à l’École Polytechnique de Montréal.  L’application visée est un système à réalité augmentée pour la chirurgie minimalement invasive.

 

PROBLÉMATIQUE :

 

Après l’étude de l’algorithme de l’application écrite en MATLAB, nous avons remarqué qu’il présente en partie des points communs avec les algorithmes de traitement d’images classiques en termes de structures de données de grandes tailles avec des formes régulières : matrice, tableau et traitement identiques sur les parties de ces structures de données.  Ces points favorisent la parallélisation de l’application en question en proposant comme architecture d’implémentation une plate forme multiprocesseur.  En plus de ces points communs, cette application présente certaines particularités telles que l’emploi intensif du contrôle et l’aspect dynamique du traitement.  Ce qui complique davantage la tâche de la parallélisation.  Compte tenu de ces particularités nous proposons une architecture multiprocesseur hétérogène combinant plusieurs types de processeurs (CPUs et GPUs).

 

MÉTHODOLOGIE :

 

Afin de faciliter la programmation de cette architecture multiprocesseur hétérogène, notre objectif est de proposer un environnement de programmation spécifique.  Cet environnement doit être efficace, flexible et complet.  Pour se faire, nous avons suivi une démarche basée sur un ensemble d'étapes : Comme première étape, nous avons réécrit le code en C (langage compilable) pour accélérer son exécution d’une part et favoriser, d’autre part, son instrumentation et son implémentation vu l’existence d’outils et de compilateurs adaptés pour le C.  Ensuite, nous avons profilé le code en détail et observé la dynamique des données durant l’exécution.  Ceci nous a donné l'idée de simplifier les structures de données en réduisant leurs tailles pour ne garder que les parties de données utiles pour le traitement.

 

RÉSULTATS :

 

Cette étape a permis d’améliorer le temps d’exécution du code séquentiel et d’optimiser la taille mémoire pour les données.  Les premiers résultats ont été très encourageants qui avaient atteint pour une première image avec 55 contours une accélération de 212x par rapport à une implémentation en MATLAB et pour une image de 177 contours, une accélération de 505x.

Malgré cette accélération considérable, nous n’avons pas réussi à atteindre le temps réel avec une exécution séquentielle du programme, d'où le besoin de la parallélisation.

Comme deuxième étape, nous avons proposé une version parallèle du programme optimisé et nous avons implémenté cette version à l'aide du modèle de programmation parallèle OpenMP.  L'expérimentation s'était faite sur un processeur multicore à 4 cœurs.  Cette version a atteint une accélération de 2.74x pour une image de 55 contours et 3.08x pour une image de 177 contours.  Cette accélération reste à optimiser et afin de tirer profit du parallélisme présent dans l'application, nous visons dans la prochaine étape d'implémenter le programme sur une architecture combinant des processeurs graphiques avec CUDA et des multicore avec OpenMP.

 

BENDALI, Abdelhalim

DIPLÔME : Ph.D.

 

 

TITRE :

 

Conception et caractérisation de circuits intégrés CMOS de haute performance pour applications aux interconnexions photoniques.

 

 

RÉSUMÉ :

 

Dans ce projet, nous proposons d’utiliser le procédé CMOS standard pour la fabrication de capteurs d’image couleur (ClC) sans utiliser de filtres nécessaires pour séparer les couleurs primaires ou réseau de filtres de couleur (RFC).  L’objectif majeur, visé par cette technique, est de réduire, d’une part, les dimensions du pixel couleur pour une plus haute résolution des caméras numériques et, d’autre part, contribuer à améliorer la sensibilité des ClC.

 

 

PROBLÉMATIQUE :

 

Aujourd’hui, les cameras numériques (CN) sont devenues les principaux dispositifs de capture d’image.  Par leur capacité d’intégrer de nouvelles fonctionnalités, grâce notamment au traitement numérique d’image, les CN ont remplacé les procédés traditionnels de capture d’image basés sur les pellicules photosensibles.  La tendance actuelle s’oriente plus vers les capteurs d’image utilisant le procédé CMOS qu’aux procédés basés sur les capteurs à couplage de charge (CCD).  En utilisant la technologie CMOS, on peut intégrer sur une même puce la capture et le traitement de l’image, ce qui réduit à la fois la puissance consommée et le coût.  Cependant un compromis est à respecter entre le coût et la performance : les détecteurs d’image CMOS sont moins performants que ceux en CCD dû principalement au bruit et la non-uniformité.

Chaque capteur d’image couleur utilise typiquement un RFC pour la reconstitution de la couleur.  Un RFC est constitué de filtres de lumière de différents spectres de transmission (typiquement dans le rouge, le vert et le bleu) et disposés côte à côte.  Malgré que le RFC est la solution la plus adoptée sur le marché, elle a, néanmoins, le désavantage d’absorber une partie de l’énergie lumineuse incidente à la surface: ce qui ce traduit par une réduction de la sensibilité et l’utilisation d’algorithme d’interpolation spatiale afin de restituer la couleur.  De plus, il engendre un coût supplémentaire dû aux étapes de fabrication additionnelles rajoutées au CMOS standard.  Afin de palier à ces inconvénients, nous proposons  des CIC sans RFC.

 

 

MÉTHODOLOGIE :

 

Après avoir développé un premier modèle analytique du CIC, nous avons intégré sur une puce une matrice de CIC, composé de 120 lignes et 90 colonnes, ainsi que les blocks de traitement du signal.  Grâce à des registres à décalage, cadencé par une horloge externe on balaye la matrice pixel par pixel.  Le conditionnement du signal capté par le pixel sélectionné consiste en une conversion lumière-voltage suivie d’une amplification.  Un système expérimental de contrôle et de mesure est développé afin de caractériser les différentes variantes du pixel proposé.  Les puces que nous avons conçues sont fabriquées avec la technologie AMS 0.35µm.

 

 

RÉSULTATS :

 

Nous avons obtenu des résultats prometteurs quant au principe de fonctionnement des pixels : nous avons pu démontrer que selon la géométrie proposée il est possible de récolter l’information de la couleur.  Cependant, des améliorations restent à apporter au pixel pour plus de performance.  Nous avons aussi développé un circuit source de courant performant permettant de réduire l’impact des variations d’alimentation sur la matrice de CIC.

 

BENHAMMADI, SeddikErreur ! Signet non défini.

DIPLÔME : M.Sc.A.

 

 

TITRE :

Réalisation d’un capteur d’image combiné à la spectroscopie de réflexion pour l’analyse non invasive et in vivo du sang rétinal

 

RÉSUMÉ :

 

Dans ce projet on propose une nouvelle technique de diagnostic de sang non invasive, la technique consiste à combiner la spectroscopie de réflexion avec un capteur d’image.

La conception du capteur d’image doit prendre en compte certains défis pour intégrer la spectroscopie, sa structure doit s’adapter afin de permettre la présence d’une petite ouverture à son dos et au centre laissant la lumière la traverser. La spectroscopie quand à elle emploi une fibre optique de 50 micromètres de diamètre et doit atteindre la première couche d’oxyde de silicium du capteur d’image. Par conséquent un travail de micro-fabrication au niveau de la face arrière du capteur d’image s’ajoute.

 

 

PROBLÉMATIQUE :

 

L’objectif principal de ce projet est de concevoir et réaliser un prototype de capteur d’image combiné adapté pour l’insertion d’une fibre optique.

 Pour arriver à cela il faut

1- Adapter l’adressage de chaque pixel à la structure modifiée du capteur d’image due à la présence d'une fibre optique.

2- Développer une technique de gravure profonde au silicium du capteur d’image pour permettre d’insérer une fibre optique d’un rayon de 40 micromètres.

3- Proposer un circuit électronique pour la reconstitution de l’image.

 

MÉTHODOLOGIE :

 

Phase 1 : Conception du circuit intégré : capteur d’image

 

Phase2 : Gravure profonde du silicium

 

Phase 3 : Reconstitution d’image

 

Phase 4 : Expérimentation

 

RÉSULTATS :

 

Les résultats expérimentaux du circuit intégré sont concluants, la reconstitution d’image est réussie, la gravure profonde est aussi effectuée mais présente des contraintes sur l’électronique.

 

 

DAIGNEAULT, Marc-André

DIPLÔME : Ph.D.

 

 

TITRE :

 

Synthèse haut-niveau et description de circuits numériques au niveau des transferts synchronisés.

 

RÉSUMÉ :

 

Depuis l’aube des circuits intégrés en 1958, le nombre de transistors par puce double tout les deux ans dépassant aujourd’hui le milliard. À l’instar de cette progression exponentielle, un fossé de productivité dont l’importance s’accroit avec chaque nouvelle génération de puces est occasionné par l’insuffisance des méthodes de conception actuelles. Nous proposons ainsi une méthodologie permettant la synthèse automatisée de circuits numériques décrits en termes de transferts synchronisés par les données, plutôt qu'en termes de transferts non-synchronisés entre registres tel qu'est le cas au niveau d'abstraction RTL datant de la fin des années 80.

 

PROBLÉMATIQUE :

 

L'utilisation de transferts complètement synchronisés implique le transfert d'une donnée entre une source et une destination si et seulement si ces deux participants sont prêts à réaliser ce transfert. Un transfert peut alors être autorisé (par un circuit de contrôle). Toutefois, l'interconnexion de sources et de destinations synchronisées peut introduire de nombreuses dépendances et boucles combinatoires, ce qui peut forcer à considérer conjointement l'autorisation de transferts dépendants, un problème pour lequel la complexité croit exponentiellement avec le nombre de transferts dépendants. D'autre part, le nombre de combinaisons d'états de disponibilité des sources et destinations synchronisées d'un circuit tend à alourdir la spécification de ce dernier. Dans ce contexte, la description succincte d'un comportement désiré et la synthèse de ce dernier en un circuit pour lequel le contrôleur maximise à chaque cycle d'horloge le taux de transferts (en respect des dépendances combinatoires) pour chaque état possible du circuit représente l'une des principales problématiques des travaux de recherche.

 

 

MÉTHODOLOGIE :

 

Afin de valider la méthodologie de synthèse à haut-niveau proposée, il est impératif de pouvoir l'appliquer à différents exemples de conception de circuits numériques. Or la complexité inhérente à la conception de circuits au niveau des transferts synchronisés par les données est telle que la tâche doit être automatisée afin de pouvoir appliquer l'approche proposée à un nombre appréciable de designs, et de complexité variable. Notre méthodologie propose ainsi la mise en œuvre d'un outil de conception assisté par ordinateur permettant la synthèse de circuits numériques décrits au niveau des transferts synchronisés (en langage CASM).

 

 

RÉSULTATS :

 

À venir. Le compilateur est en cours de développement.

 

 

DROLET, Jonathan

DIPLÔME : M.Sc.A.

 

 

TITRE :

 

Circuits numériques intracorticaux pour la détection automatisée des potentiels d’action.

 

 

RÉSUMÉ :

 

Le projet Cortisens a pour objectif de créer une puce intracorticale visant à transmettre l’activité neuronale à un système externe, le tout sans fil.  Afin de réduire la quantité d’information devant être transmise par le lien sans fil, l’extraction des potentiels d’action doit être effectuée.  L’objectif de ce projet de maîtrise est d’évaluer, implémenter et comparer plusieurs architectures de détection de potentiels d’action.

 

 

PROBLÉMATIQUE :

 

La détection de potentiels d’action est un sujet bien étudié, mais plusieurs facteurs inhérents à l’implémentation sur puce intracorticale compliquent le problème :

  1. Le seuil de détection doit être établi automatiquement par la chaîne de traitement, c’est-à-dire le système doit être indépendant des influences externes.
  2. La consommation d’énergie doit être minimale afin de rester dans les contraintes imposées par une puce intracorticale.  En outre, le nombre de canaux par puce augmentant d’année en année, la consommation du bloc de détection (un par canal) devient crucial.
  3. Il est désirable d’avoir les meilleures performances possibles en termes de détection.  Cela signifie avoir un bon taux de détection et un faible taux de fausse détection.

 

 

MÉTHODOLOGIE :

 

La méthode de travail consiste à implémenter diverses chaînes de détection de potentiels d’action et à comparer les consommations d’énergie de chacune.  Les chaînes seront d’abord comparées à l’aide de simulation, puis une puce sera conçue contenant les meilleures architectures pour confirmer les résultats de simulation.

 

 

RÉSULTATS :

 

Les résultats escomptés à la fin du projet de maîtrise sont une chaîne de traitement des potentiels d’action avec calcul automatisé du seuil de détection.  La chaîne de traitement aura été implémentée sur puce et caractérisée au niveau de performance de détection, consommation d’énergie et surface de silicium.  En outre, des résultats similaires pour différentes chaînes de traitement seront aussi donnés pour justifier le choix de l’architecture finale.

[C-1]                       

ÉTHIER, Sébastien

DIPLÔME: M.Sc.A.

 

 

TITRE :

 

Conception d’un stimulateur sécuritaire et à faible consommation de puissance pour un implant visuel intracortical.

 

 

RÉSUMÉ :

 

Le contexte de ce projet est celui d’un implant visuel intracortical.  Ce dernier doit être en mesure de stimuler les tissus corticaux sur plusieurs sites de manière à faire percevoir des points lumineux, appelés phosphènes, dans le champ visuel de l’usager.

 

L’objectif de ce projet est la conception de stimulateurs sécuritaires à faible consommation de puissance.  Un prototype fonctionnel de l’implant ayant déjà été réalisé, il s’agit maintenant de diminuer la consommation d’énergie et d’améliorer l’aspect sécuritaire des stimulateurs.  Pour ce faire, différentes formes d’ondes de stimulation, qui demandent théoriquement moins d’énergie, seront étudiées et la phase d’équilibre des charges est à être asservie afin de minimiser la concentration d’ions nocifs relâchés par les électrodes.

 

 

PROBLÉMATIQUE :

 

La génération de stimulation de formes d’onde différentes que le prototype actuel exige nécessairement une puissance plus élevée.  Un premier défi est de minimiser cette hausse de manière à ce que la stimulation consomme globalement moins d’énergie pour engendrer une même réponse des tissus corticaux.

 

Un second défi est de rendre la génération de ces formes d’onde très flexible afin de pouvoir contrôler les différents paramètres de la stimulation.

 

Enfin, la génération de la haute tension au niveau de l’étage de sortie n’est pas triviale.  Ce circuit doit être efficace et une attention particulière doit porter sur la réalisation du circuit afin d’éviter sa destruction.

 

 

MÉTHODOLOGIE :

 

·         Conception et simulation des circuits électroniques afin de s’assurer qu’ils répondent aux spécifications de l’application;

·         Dessin des masques des circuits intégrés correspondants et simulation ;

·         Fabrication des deux circuits intégrés résultant via la CMC Microsystèmes ;

·         Tests des circuits intégrés et comparaison avec les simulations.

 

 

RÉSULTATS :

 

Les deux circuits intégrés ont été réalisés et fabriqués.  Ils sont présentement en cours de test.  Les résultats de simulation montrent que la génération des formes d’onde et de la haute tension est fonctionnelle.

 

 

 

 

 

 

EZZAT, Hicham

DIPLÔME : Ph.D.

 

 

TITRE :

 

Processeur de vérification basée sur les assertions pour le DreamWafer™.

 

 

RÉSUMÉ :

 

Le WaferBoardTM est une plateforme pour le prototypage rapide de circuits électroniques.  Les composants sont placés sur le WaferBoardTM qui les détecte et les relie intelligemment entre eux et rend le prototype prêt en quelques minutes.  Le WaferBoardTM permet de minimiser le temps de développement du PCB.  Dès que le système est installé sur la plateforme, le processus de test commence.

 

La vérification basée sur des assertions (ABV), qui est reconnue comme la méthode de vérification fonctionnelle de premier plan, est l’art de trouver les propriétés que le design doit respecter afin de détecter les erreurs dans le système.  Aujourd’hui, combiner l’ABV avec le WaferBoardTM est un véritable défi pour garantir la fiabilité des systèmes électroniques futurs.

 

 

PROBLÉMATIQUE :

 

Comment réaliser efficacement la vérification d’un design réalisé sur une plateforme de pro typage reconfigurable en utilisant un FPGA reconfigurable (Field Programmable Gâte Raray) ?

 

 

MÉTHODOLOGIE :

 

Utiliser les unités ABV synthétisées sur les FPGA mis sur WaferBoardTM pour interconnecter intelligemment les composants du design à tester et les contrôler via les processeurs embarqués sur le FPGA.

 

Les objectifs spécifiques :

 

·         Analyser la pertinence de l’élaboration d’un langage d’abstraction plus élevé pour les assertions au niveau système au lieu d’utiliser les langages d’assertions standards (comme le Propret Specification Language-PSL et le System Ver log Assertion-SVA);

 

·         Développer un IP (Intellectuel Propret) pour l’interconnexion des assertions synthétisées sur FPGA (esclave) aux composants du WaferBoardTM (maîtres) ;

 

·         Accélérer l’environnement avec des instructions supplémentaires d’assertions spécialisées à l’aide de soft-processors embarqués sur FPGA ;

 

·         Tester de notre environnement avec divers composants placés sur WaferboardTM (processeurs, mémoires, circuits ASIC (Application Specific Integrated Circuits) et PFGA).

 

 

RÉSULTATS :

 

Aucun résultat n’est disponible pour l’instant.

 

FARAH, Raina

DIPLÔME : Ph.D.

 

 

TITRE :

 

Identification de convulsions et de comportements des animaux avec un système de vision informatique.

 

RÉSUMÉ :

 

Nous proposons un système de vision numérique qui aide à identifier les convulsions et certains comportements chez un rongeur dans une cage. Notre méthodologie consiste à extraire le rongeur du cadre, déterminer sa posture et déterminer et identifier et distinguer cinq types de comportement ; immobilité, mouvement abrupte, comportement de chien-mouillé, grattage et toilettage.

 

PROBLÉMATIQUE :

 

Une grande partie de la recherche dans un environnement biomédical se fait à l’aide de rongeur. Sauf que, les expériences nécessitent de longues heures d’observation qui sont faite d’habitude par des techniciens. Un système d’observations automatique sera d’une grande utilité dans ce cas.

 

MÉTHODOLOGIE :

 

Nous avons, jusqu’à temps, développer un algorithme de système de vision numérique qui utilise une fenêtre glissante et trois type de caractéristique pour identifier la position du rongeur dans le cadre. Les caractéristiques utilisées sont les histogrammes de gradients, les histogrammes d’intensité et la quantité de mouvements.  Après avoir déterminé la position du rongeur, les frontières de la fenêtre sont ajustées pour correspondre aux dimensions du rongeur. Pour ajuster les frontières de la fenêtre, on a utilisé des graphes de pulse qui sont construites à partir des arrêtes du rongeur.

Pour déterminer la posture du rongeur, nous proposons un système qui combine les résultats de trois classificateur SVM. Le premier classificateur SVM utilise la hauteur du rongeur comme caractéristique, le deuxième utilise la largeur rongeure, le troisième utilise la quantité de mouvement et le quatrième utilise la direction du mouvement.

Pour identifier et distinguer les cinq comportements nous proposons une méthodologie qui utilise un classificateur SVM. Le classificateur utilise la quantité de mouvements, la fréquence du mouvement, la position du mouvement la posture et la tendance de déplacement du rongeure pour classifier le comportement du rongeure.

 

RÉSULTATS :

 

Avec la méthodologie proposée pour extraire le rongeure nous avons réussi à suivre un rongeur dans un cadre sous des conditions de travail normales dans un laboratoire biomédicale. Notre système a été testé sur trois vidéos chacune représentante une variation d’arrière-plan et de taille de rongeur. Notre système a réussi à suivre le rongeur avec une erreur maximale de 8%.

 

 

FOURMIGUE, Alain

DIPLÔME : Ph.D.

 

 

TITRE :

 

Modélisation au niveau système des architectures tridimensionnelles (3-D) de systèmes multiprocesseurs sur puce (MPSoC).

 

 

RÉSUMÉ :

 

Ce doctorat porte sur les architectures de circuits intégrés en trois dimensions (3D) pour systèmes multiprocesseurs sur puce (MPSoC).  L’objectif de ce doctorat est de mettre en place les méthodologies appropriées pour modéliser et exploiter pleinement les possibilités des technologies d’intégration 3D, pour la conception de systèmes multiprocesseurs sur puce (MPSoC).

 

 

PROBLÉMATIQUE :

 

Alors que la miniaturisation des transistors ralentit, les circuits intégrés tridimensionnels (3D) offrent une alternative technologique pour continuer l’intégration de fonctionnalités et développer des circuits toujours plus performants.  Les progrès technologiques réalisés ces dernières années en matière d’intégration 3D ont permis la réalisation des premiers prototypes de circuits intégrés 3D.  Cependant, le manque d’outils et de méthodologies appropriés pour aider à la conception de ces nouvelles architectures 3D est important, et peut à terme, compromettre l’utilisation des technologies 3D.  Sans outils, ni méthodologies de conception appropriés, les ingénieurs sont contraints de continuer à développer des circuits intégrés 2D conventionnels.  Ce travail répond à un besoin de modélisation des architectures de circuits intégrés 3D et se propose de développer des méthodologies permettant d’en exploiter les possibilités pour la conception de MPSoC.

 

 

MÉTHODOLOGIE :

 

Dans un premier temps, ce doctorat s’intéressera à la modélisation des phénomènes de dissipation thermique dans les circuits intégrés 3D.  En effet, les circuits intégrés 3D sont constitués d’un empilement de multiples couches de silicium et sont exposés à des problèmes de dissipation de chaleur si l’architecture est mal conçue.  L’objectif à court terme de ce travail est de mettre en place une méthodologie pour développer des modèles thermiques pouvant être couplés à des environnements de simulation dynamique de MPSoC.  Le défi est de parvenir à développer des modèles suffisamment performants, précis et nécessitants des efforts de modélisation raisonnables.

 

Dans un deuxième temps, ce doctorat se concentrera sur les méthodologies d’exploration architecturale pour systèmes MPSoC 3D.  L’ajout d’une troisième dimension dans les circuits intégrés, a entraîné l’explosion du nombre d’architectures possibles.  L’objectif est de mettre en place une méthodologie permettant d’identifier rapidement l’architecture la plus appropriée pour une classe d’applications données, car les plateformes MPSoC ciblent toujours une classe d’applications bien précise (multimédia, communication, calcul, etc.), Pour évaluer les différentes architectures possibles, une plate-forme virtuelle modélisant un MPSoC 3D complet et permettant de simuler l’exécution d’applications sur ce MPSoC 3D sera réalisée.

 

 

RÉSULTATS :

 

Un article de conférence portant sur la modélisation de température dans les circuits intégrés 3D a été soumis au mois de septembre 2010 à la conférence DATE.  Cet article est toujours en cours d’évaluation.

 

GAN, Qifeng

DIPLÔME : Ph.D.

 

 

 

TITRE :

 

L’exploration architecturale de design sur processeurs à jeux d’instructions spécialisés pour l’accélération de l’exécution d’algorithmes des filtres particulaires.

 

RÉSUMÉ :

 

Ce projet porte sur l’accélération des filtres particulaires à l’aide de processeurs à jeux d’instructions spécialisés en traitement vidéo et(ou) en navigation.

 

L’objectif final est de définir et développer une Plate-forme sur processeurs à jeux d’instructions spécialisés qui permette le développement rapide d’implémentations des applications des filtres particulaires.

 

PROBLÉMATIQUE :

 

Les filtres particulaires sont des calculs intensifs et ils ont aussi besoin de la flexibilité pour divers domaines d’applications. Efficacité et flexibilité sont les objectifs importants pour l’implémentation de filtres particulaires dans les systèmes embarqués. Donc, les processeurs à jeux d’instructions spécialisés sont utilisés pour l’implémentation des applications des filtres particulaires.

 

Les problèmes suivants sont abordés pour l’accélération des filtres particulaires à l’aide de processeurs à jeux d’instructions spécialisés.

  1.  Du point de vue algorithmique, l’un des goulots des filtres particulaires est de la fonction non-linéaire. On peut trouver la solution par simplifier filtres particulaires. Mais en simplifiant filtres particulaires peuvent affecter la précision pour certaines applications spécifications.
  2.  Aucune publications ont présenté comment implémenter des applications de filtres particulaires dans les processeurs à jeux d’instructions spécialisés.
  3.  En raison de divers domaines d’applications utilisant filtres particulaires, on doit trouver une solution pour développer rapidement le processeur à jeux d’instructions spécialisés pour des applications des filtres particulaires.  

 

MÉTHODOLOGIE :

 

La première étape du projet consiste à trouver plusieurs applications qui utilisent filtres particulaires et analysez une filtre particulaire conventionnel pour le caractériser et  trouver des parties des calculs intensifs. Ensuite, on peut simplifier l’algorithme de filtre particulaire et évaluer l’impact de la précision pour plusieurs applications.

 

Sur les résultats de la première étape, le processeur configurable Xtensa LX2 et la suite d’outils de Tensilica ont été utilisés. On doit concevoir les processeurs à jeux d’instructions spécialisés pour les applications définis afin de l’accélérer. La dernière étape consiste à définir et développer une Plate-forme qui permette le développement rapide d’implémentations des applications des filtres particulaires par extraire la conception des composants des calculs intensifs qui ont appris avant.  

 

RÉSULTATS :

 

Le filtre particulaire simplifié est généré et l’impact de la précision pour plusieurs applications, par exemple, bearing-only tracking, est évalué.

 

 

GÉLINAS, Sébastien

DIPLÔME : M.Sc.A.

 

 

 

TITRE :

 

Conception et implémentation d’un dispositif de communication sans fil courte-distance à très faible consommation pour implants biomédicaux.

 

 

RÉSUMÉ :

 

Ce projet vise à augmenter la mobilité des patients  dans le contexte d’étude clinique pour le projet d’imagerie du cerveau IMAGINC et le projet d’évaluation pré-chirurgicale de l’épileptique.  En concevant un dispositif de communication sans fil courte-distance à très faible consommation, il sera possible de faire ces expérimentations avec davantage de facilité, tout en augmentant le confort des patients.

 

 

PROBLÉMATIQUE :

 

Avec l’avènement des technologies de communication sans fil, de plus en plus de chercheurs et cliniciens cherchent à se doter de nouveaux outils de mesure portables et sans fil lors de leurs études cliniques.  En effet, ces chercheurs aimeraient pouvoir obtenir des mesures similaires, voire plus précises qu’avec leurs dispositifs actuels, tout en allégeant l’appareillage et en augmentant la mobilité des patients.  Cependant, dans des applications comme l’évaluation pré-chirurgicale pour la détection de foyer épileptique, l’enregistrement de signaux d’électroencéphalogramme (EEG) intracrânien chez des patients épileptiques implique un nombre élevé de données (128 à 256 canaux : plus de 768 kbpds de données brutes) en plus de nécessiter la mesure continue sur de longues durées (2 à 3 semaines d’enregistrement).  Les dispositifs sans fil commerciaux actuels supportant le protocole Bluetooth ou Zigbee ne permettent pas des débits de données suffisants pour ce genre d’applications, alors que les transmetteurs-récepteurs Wifi sont beaucoup trop énergivores pour une utilisation continue de longue durée.

 

 

MÉTHODOLOGIE :

 

Les objectifs du projet sont, dans un premier temps, de concevoir et implémenter un dispositif de communication sans-fil bidirectionnelle à courte portée (<10 m) et haut débit (> 800 kbps) pour le projet d’imagerie fonctionnelle du cerveau IMAGINC.  Celui-ci sera développé en utilisant des composants commerciaux permettant une communication à haut-débit et courte distance, et de faible consommation énergétique.  De plus, un contrôleur sur FPGA sera conçu en misant avant tout sur la simplicité d’utilisation, la réduction de la consommation énergétique ainsi que la contrôlabilité à distance

 

La deuxième version du prototype devra être implantable et optimisée (énergie/dimensions) afin de permettre l’enregistrement de signaux EEG intracrânien sur plus de 128 canaux pendant 1 semaine continue, pour l’évaluation pré-chirurgicale pour la détection de foyer épileptique.

 

 

RÉSULTATS :

 

Le prototype de développement a été validé avec succès pour une communication courte distance (30 cm) à 1 Mbps dans les airs.  De multiples tests de performance seront effectués prochainement, en plus de compléter la conception du circuit imprimé du prototype final pour le projet IMAGINC.  Une première passe d’optimisation de la consommation énergétique sera également étudiée sous peu.

 

GHANNOUM, Anthony

DIPLÔME : M.Sc.A.

 

 

TITRE :

 

Module de reconnaissance d’objets dédié à un stimulateur visuel cortical.

 

 

RÉSUMÉ :

 

Ce projet s’insère dans le cadre de la réalisation d’un stimulateur visuel cortical par l’équipe Polystim neurotechnologies.  Il consiste à créer un module de reconnaissance d’objets pour aider les personnes qui souffrent de cécité visuelle à se retrouver dans un environnement quelconque et de reconnaître les objets qui les entourent.  Aussi la stratégie de triangulation des phosphènes sera réévaluée.

 

 

PROBLÉMATIQUE :

 

L’objectif est d’implémenter en C++ (OpenCV) et MATLAB un module de traitement d’images pour faire la reconnaissance d’objets.  Le module logiciel devrait ensuite être traduit en VHDL pour exploiter la vitesse du matériel qui permettra d’appliquer le traitement en temps réel.

 

 

MÉTHODOLOGIE :

 

La première étape consiste à définir les spécifications du module de reconnaissance d’objets, ses objectifs principaux ainsi qu’à définir sa pertinence dans le cadre du projet Cortivision.  Cela comprend aussi son intégration au traitement 3D d’images déjà implémenté pour le projet.  La partie conséquente serait une étude des différentes approches pour obtenir les résultats requis, en validant et comparant les méthodes avec MATLAB.  L’étape suivante serait de sélectionner la meilleure de ses méthodes pour l’implémenter en matériel (VHDL) et l’intégrer au module de traitement d’image existant qui interface le capteur d’image conçu dans le cadre du même projet.

 

 

RÉSULTATS :

 

Une étude de différentes approches de reconnaissance d’objets a été commencée pour avoir une idée générale sur ce qui bénéficierait le plus aux personnes qui souffrent de cécité visuelle.  Cela comprendrait aussi les algorithmes d’apprentissage et d’intelligence artificielle.  La base du projet a donc été établie ainsi que son contexte et le plan d’action.  Un module d’étalonnage utilisant des marqueurs repères suivis par des algorithmes de traitement vidéo est conçu pour caractériser la carte phosphène du patient.  L’algorithme en C/C++ a été validé et testé sur un PC hôte et certaines parties de l’algorithme ont été transférées à l’implémentation matérielle sur FPGA.  La partie matérielle utilise le VHDL et Xilinx System Generator/MATLAB qui facilite la procédure de test, validation et la comparaison d’images.

 

GIL, Diana

DIPLÔME : M.Sc.A.

 

 

 

TITRE :

 

Processeurs embarqués pour reproduction de tons en temps réel

 

RÉSUMÉ :

 

Ce projet explore les possibilités qu’offrent les processeurs spécialisés (ASIPs) pour l’accélération d’algorithmes de reproduction de tons, dans le contexte de systèmes embarqués portables.

 

PROBLÉMATIQUE :

 

Afficher les images à grande gamme dynamique (High Dynamic Range, HDR) dans des écrans conventionnels,  tout en préservant  le  contenu visuel,  requiert  l’utilisation d’une  technique  appelée « reproduction de tons » (tone mapping). Il n'existe pas de méthode unique qui soit appropriée pour tous les types de scènes et les conditions d'illumination. De plus, ces algorithmes requièrent de nombreux calculs et sont donc normalement implémentés sur des stations de travail ou des processeurs graphiques. Cependant, ces plateformes ne satisfont pas toujours les contraintes de performance, de surface, de consommation de puissance et de flexibilité imposées par les systèmes embarqués.

 

MÉTHODOLOGIE :

 

La première étape consiste à classifier un ensemble d’images HDR de différentes caractéristiques selon des critères qui considèrent les conditions d’illumination. Par la suite, des algorithmes de reproduction de tons sont analysés pour estimer leur besoins en calculs, en mémoire et mieux comprendre leurs goulots d’étranglement. L’étape suivante porte sur la conception d’instructions spécialisées et de différentes architectures qui permettent accélérer les algorithmes cibles. Deux approches sont considérées pour la conception des processeurs : utiliser un langage de description d’architecture comme LISA, et utiliser un noyau d’un processeur configurable et extensible comme Xtensa. Finalement, les processeurs développés sont validés en termes de la qualité de l’image résultante, du taux de trame atteint, de la surface occupée et d’une estimation de la puissance consommée.

 

RÉSULTATS :

 

Nous avons proposé d’ajouter trois instructions spécialisées pour augmenter la performance d’un algorithme global de reproduction de tons. Ces instructions calculent la luminance, le logarithme et la valeur maximale de la luminance. Nous avons obtenu 169% d’accélération avec un coût matériel supplémentaire de 22%. Dans ce cas, nous avons utilisé un processeur décrit avec le langage LISA. Présentement, nous travaillons sur la conception d’un processeur pour un algorithme local de reproduction de tons.

 

 

 

 

GROGNAN, Patrick

DIPLÔME : M.Sc.A.

 

 

TITRE :

 

Implémentation d’un treillis de calculs reconfigurable à travers une architecture SDFPGA (Software Defined FPGA)

 

RÉSUMÉ :

 

Le projet consiste à construire une architecture innovatrice permettant d’effectuer des algorithmes sur des flots de données. En parallélisant le plus possible les calculs, il sera possible d’apporter d’importantes accélérations. Ce projet est en association avec la compagnie GaGe.

 

PROBLÉMATIQUE :

 

Les FPGAs sont de plus en plus complexe et contienne de plus en plus de logique. La compagnie GaGe conçoit des convertisseurs analogiques à numériques qui n’utilisent qu’une petite partie de toute cette logique. En effet, leurs convertisseurs sont très dépendants sur le nombre d’entrées et sorties et très peu sur le reste. Alors, au lieu de perdre la logique, permettre aux utilisateurs de définir leur propre algorithme de traitement et de l’intégrer dans le FPGA semble une idée très pertinente. Cependant, peu de compagnies sont prêtes à investir dans l’expertise des langages de bas niveau. Cela prend donc une façon de transformer les dis algorithmes et de les transformer en logique. C’est donc le but de l’architecture proposée.

 

MÉTHODOLOGIE :

 

La première étape du projet consistera à mettre en place un modèle SystemC du treillis de calcul. Ce modèle sera de très haut niveau. Ensuite, ayant ce modèle, il sera possible de travailler sur la façon de transformer les algorithmes pour les rendre fonctionnels dans l’architecture. Finalement, une implémentation sur FPGA sera produite afin.

 

RÉSULTATS:

 

Un modèle SystemC a été implémentée. Un langage simplifié permettant la conception ainsi qu’un outil de compilation et de génération de graphes ont été créés afin de faciliter l’implémentation d’algorithmes sur le treillis. Un générateur de FFT à aussi été implémenté pour le treillis. On obtient une accélération du temps de calculs pour la FFT. De plus, la facilité d’implémentation des algorithmes s’apparente au temps que l’on prendrait pour créer une application dans un langage de haut-niveau.

 

 

 

GUÉRARD, Hubert

DIPLÔME : M.Sc.A.

 

 

TITRE :

Implémentation, simulation et validation de réseaux sur puce à haut niveau

RÉSUMÉ

 

Les systèmes embarqués deviennent plus complexes puisqu’ils incluent beaucoup de ressources et doivent réaliser plusieurs fonctionnalités. Ceci introduit un problème au niveau de l’interconnexion des ressources, car un grand volume de donnée doit être traité. Une solution proposée est l’utilisation des NoC (Network-on-chip). Cependant, due à la complexité de ses topologies, il faut utiliser une méthodologie haut niveau (ESL) afin d’abstraire les communications pour ainsi permettre de simuler et valider plus rapidement le système à concevoir. Le recours aux métriques de performance permet de quantifier la performance du modèle en termes de débit, latence, etc. Lors de l’élaboration, nous avons modélisé et intégré un NoC dans un outil haut niveau. Nos résultats démontrent que le comportement du modèle haut niveau respecte le comportement du modèle bas niveau et que la simulation ne prend qu’une fraction du temps. La validation du modèle a été confirmée à l’aide des métriques développées. La technique proposée est générique et peut être appliquée à différentes topologies telles que le maillage et l’anneau.

PROBLÉMATIQUE :

Bien que l’utilisation de réseaux sur puce soit une réalité industrielle, l’implémentation et la simulation de ses topologies écrites dans un langage de description matériel nécessite beaucoup d’efforts. Par conséquent, la validation d’un système à concevoir utilisant un réseau sur puce peut s’avérer très fastidieux dû à la complexité de la topologie. Ceci est attribuable à la granularité fine de ces langages.  Dans une approche haut niveau (ESL), au lieu d’utiliser un langage de description matériel, on utilise le langage de programmation haut niveau, par exemple C/C++, ainsi qu’une librairie de simulation haut niveau telle que SystemC afin de créer les modèles. L’intégration des réseaux sur puce dans les outils ESL est une approche récente. Ceci est dû à l’émergence des réseaux sur puce

 

MÉTHODOLOGIE :

 

  1. Sélection d’un outil ESL
  2. Intégration d’un réseau sur puce dans ce dernier
  3. Création d’une architecture de test
  4. Simulation de l’architecture
  5. Raffinement de l’architecture
  6. Comparaison des résultats avec la littérature

 

RÉSULTATS :

En cours.

 

 

GUILLEMOT, Mikaël 

DIPLÔME: M.Sc.A

 

 

TITRE :

 

Mise en œuvre d'une suite d'outils permettant l'utilisation de la plateforme DreamWafer.

 

RÉSUMÉ :

 

Le projet DreamWafer comporte une partie logicielle importante : WaferConnect. Ce logiciel doit permettre, à terme, d'utiliser la plateforme DreamWafer comme un outil CAD. Le travail consiste en la réalisation d'un tel outil, prenant en charge la présentation de l’état du système et son diagnostique, la connectivité avec certains outils CAD existants ainsi que l'utilisation du système au sens large (routage, alimentation).

 

PROBLÉMATIQUE :

 

Un certain nombre de modules logiciels existent déjà, d'autres restent à concevoir. Des problèmes d’intégration et de performance se posent.

 

MÉTHODOLOGIE :

 

En ce qui concerne l’intégration, les points suivant ont été retenus :

Formalisation de la documentation, construction de celle-ci avec reprise des modules existants.

Pour l'optimisation de performance, la première approche est d'analyser la consommation de ressources individuelles de chaque module existant. En fonction de l’activité normale attendue des modules, des objectifs seront fixés.

 

RÉSULTATS :

 

En ce qui concerne l’intégration, une spécification a été rédigé pour le logiciel complet (WaferConnect), permettant de formaliser le comportement attendu. Une équipe a été constituée et guidée pour produire une démonstration du logiciel tel qu'envisagé dans la spécification.

Au niveau de la performance, une amélioration importante a été obtenue sur le temps de démarrage de l'application, le suivi du développement de certains modules inexistants a permis de prendre en compte le facteur performance avant qu’il ne devienne critique. Une étude a été faite pour prouver qu'il est possible d'obtenir un affichage fluide malgré la complexité du système à afficher.

 

 

HASANUZZAMAN, Md

DIPLÔME: Ph.D.

 

 

TITRE :

 

Conception d’un module de stimulation zone de base implantable pour la microstimulation intracorticale visuelle.

 

RÉSUMÉ :

 

Un stimulateur visuel cortical (VCS), utilisé pour récupérer les fonctions perdues, comme la cécité du corps humain, se compose d’un sous-système externe que les pouvoirs et les contrôles de l’implant à travers le crâne de l’homme, sans fil via une liaison inductive et un implant qui se trouve dans la tête.  L’implant a deux composantes principales, le module d’interface (IM) et le module de stimulation (SM).  La tâche principale de SM est de générer des signaux de stimuli pour stimuler la couche en utilisant un réseau de microélectrodes.  Le but de ce projet est de concevoir un module de stimulation à l’aide de la technologie CMOS 0,13µm et des obligations de la puce et de la matrice de microélectrodes 4x4 ensemble en utilisant flip-chip et grille matricielle à billes (BGA) de tels ensembles que la densité de microélectrodes implantées dans l’area peut être augmentée.

 

PROBLÉMATIQUE :

 

Le module SM, avec l’aide de la DAC, actuel générateur d’impulsions, circuits de positive et négative charge de pompes et de contrôleurs, génère des impulsions de courant biphasique.  Afin de minimiser la consommation électrique du circuit et de limiter la dissipation de puissance dans les sites intracorticale, une énergie génératrice efficace stimuli a été conçue en utilisant la technologie CMOS 0.18µm.  Les formes des signaux utilisés dans ce générateur sont de demi-sinus, quart-sinus, l’amélioration de la hausse exponentielle des impulsions et rectangulaires.  Un nouveau circuit DAC à la résolution 7-bits et basé sur multi biais faible zone mixte du CAD et de topologies de code thermomètre a également été conçu en utilisant la technologie CMOS 0.13µm pour conduire les circuits stimuli générateur.  Il y a quatre grands défis dans ce projet.  La haute impédance de l’électrode interface tissus qui varie de 50 ~ 100 K ohms, nécessitant la génération de haute tension d’alimentation (± 10V) et la génération de on chip de cette haute tension en technologie de pointe CMOS 013µm est devenu un défi dans ce projet.  Le deuxième défi est d’inventer une nouvelle technologie afin d’appliquer cette haute tension à travers des microélectrodes.  Le tiers est suivi de la haute tension alternative (± 10V) dans l’ensemble de microélectrodes qui requiert la conception d’un atténuateur qui quittera cette tension à une valeur faible qui peut être mesurée par un amplificateur d’instrumentation réalisable dans la technologie CMOS 0.13µm.

 

MÉTHODOLOGIE :

 

·         Effectuer une revue de la littérature sur les on chip AC-AC de conversion en technologie CMOS 0.13 µm, modules de commutation, amplificateur d’instrumentation et circuits MUX;

·         Conception de modules de commutation pour l’application de courant de stimulation à microélectrode tableaux ainsi que la surveillance de la tension;

·         Mise en œuvre des circuits précités en utilisant les technologies CMOS 0.13µm et DALSA 0.8µm;

·         Simulation des circuits conçus et vérifier leurs performances;

·         Fabrication des puces en technologie CMOS 0.13µm et technologie DALSA 0.8µm;

·         Utilisation Flip-Chip et grille matricielle à billes (BGA) ensemble pour lier les copeaux et la matrice de microélectrodes.

 

RÉSULTATS :

 

Les résultats de simulation montrent que la dynamique de la hausse exponentielle générateur de stimuli est de 60 dB pour 150 µA de stimulation actuelle et les erreurs DNL et INL du CAD sont inférieures à 0.5 LSB pour le courant de stimulation de 141.8 µA.

 

HASHEMI, Saeid

DIPLÔME : Ph.D.

 

TITRE :

Amélioration de l’efficacité des chaînes de conversion de puissance dédiées aux implants biomédicaux.

 

RÉSUMÉ :

Les implants biomédicaux sont très utilisés pour améliorer la qualité de vie.  Bien que de tels dispositifs aient été conçus avec succès, ces derniers sont exigeants d’un point de vue consommation de puissance.  Ainsi, l’implémentation de sources d’alimentation fiables et efficaces demeure un défi significatif pour la conception.

 

PROBLÉMATIQUE :

L’étage d’entrée d’une chaîne conventionnelle de conversion de puissance se compose d’un redresseur à diode conventionnel.  La diode possède une tension de seuil induisant une perte significative de puissance.  Cette dernière affecte l’efficacité globale et diminue la tension à fournir aux étages suivants.  En outre, la diode n’est pas implémentée dans la puce même mais remplacée par un composant discret, ce qui est peu commode si on veut concevoir un implant entièrement intégré.

 

À cause de la complexité élevée de l’implant et les limites biologiques qui s’imposent, il est nécessaire de développer une architecture plus efficace pour concevoir une chaîne de conversion de puissance.  Une étude sur la topologie existante de la chaîne de puissance et ses composants du point de vue d’efficacité de puissance est nécessaire.  Par la suite, une intégration de tous les composants dans une même puce en réduisant la consommation de puissance serait le choix le plus judicieux.  Des études récentes ont montré qu’en utilisant des redresseurs à contrôleur passif/actif, nous pourrions diminuer la tension de seuil de la diode et la consommation de puissance.  Ces derniers font usage des caractéristiques des redresseurs diode tout en commandant l’angle de conduction du dispositif.  Par conséquent, l’efficacité de puissance peut être améliorée et l’intégration de l’implant se trouve plus facilement réalisable.

 

MÉTHODOLOGIE :

Afin d’étudier l’impact de la dissipation de puissance de chaque composant des chaînes de conversion de puissance pour les implants biomédicaux, un modèle est développé.  La vérification de ce modèle est primordiale pour s’assurer de la validité des hypothèses et la précision des résultats.  L’étape suivante est la conception et la simulation des nouveaux redresseurs passifs/actifs.  Par la suite, nous réaliserons le circuit en utilisant une technologie CMOS Sub-micron.  Enfin, des tests sur le prototype développé seront réalisés et nous déterminerons les modifications adéquates dans la perspective d’améliorer les performances.

 

RÉSULTATS :

Un modèle complet pour la chaîne conventionnelle de conversion de puissance d’un implant biomédical a été réalisé en utilisant Verilog-A et a été appliqué à un stimulateur intracortical.  Les résultats obtenus concordent avec les mesures effectuées.  Un nouveau design pour un redresseur à contrôleur actif est déjà simulé où le commutateur principal fonctionne dans la zone linéaire où la tension grille-drain est la plus élevée du circuit.  Le redresseur résultant montre une augmentation significative de la tension de sortie et de l’efficacité de puissance par rapport aux circuits développés précédemment.  Trois circuits de redresseurs en utilisant la technique d’auto-amorçage ont été élaborés.  Ils utilisent des réservoirs pour diminuer la tension de seuil effective des transistors MOS situés dans la branche principale du circuit.  Ces derniers ont une efficacité de puissance élevée tout en gardant une tension de sortie importante surtout dans le cas où la tension d’entrée est faible.  Les deux premiers redresseurs utilisent un et deux réservoirs respectivement.  Celui disposant d’un seul réservoir utiliser un circuit de contrôle intelligent et permet de réduire l’espace de la puce microélectronique.  Les circuits conçus avec un seul et un double réservoir ont été implémentés et fabriqués.  Les caractéristiques de ces derniers ont été vérifiées et validées.  La dernière version du circuit fonctionne comme un redresseur avec un faible courant inverse.  Elle est basée sur des diodes parasites des transistors formant des chemins auxiliaires pour charger le condensateur d’auto-amorçage.

 

HAWI, Firas

DIPLÔME: M.Sc.A.

 

 

TITRE :

 

Conception et implémentation d’un système de stéréoscopie passive dédié au traitement d’image 3D.

 

 

 

RÉSUMÉ :

 

Ce projet consiste à faire la reconstruction 3D d’une scène quelconque en utilisant l’information reçue de deux caméras.  Le principal but de ce projet est de fournir un algorithme robuste exécutable à temps réel.  Il est réalisé dans le cadre du développement du stimulateur visuel cortical.

 

 

 

PROBLÉMATIQUE :

 

Le laboratoire de Polystim neurotechnologies avait développé des systèmes de reconstruction 3D en utilisant la stéréoscopie active.  Ces systèmes serviront à rendre aux déficients visuels une information sur la profondeur de champ du milieu dans lesquels ils vivent.  Des problèmes éthiques et énergétiques induits par l’utilisation des sources actives de ces systèmes peuvent être résolus en utilisant un système totalement passif.  Pour réaliser ce système, de nouveaux obstacles se présentent : il faut atteindre de hauts niveaux de précision, résoudre des problèmes d’occlusion et garantir l’applicabilité en temps réel.

 

 

 

MÉTHODOLOGIE :

 

Il s’agit de créer un algorithme robuste qui répond aux exigences de précision et de rapidité.  Nous essaierons de bénéficier de la flexibilité et robustesse des approches probabilistes mais aussi de la précision et rapidité des méthodes déterministes.  L’algorithme sera implémenté sur MATLAB.  La partie acquisition sera implémentée en matériel.

 

 

 

RÉSULTATS :

 

Un algorithme robuste aux occlusions est conçu et simulé avec succès.

 

 

KAR, Goutam Chandra

DIPLÔME : M.Sc.A.

 

 

TITRE :

 

Conception et mise en œuvre d’une pompe à charge haute tension pour micro stimulateur électrique.

 

 

RÉSUMÉ :

 

Ce projet vise à générer une tension élevée pour la microstimulation neurones en utilisant la technologie CMOS 0.13 um.  De plus la consommation de surface et la puissance sont des questions importantes pour la microstimulation de neurones, est très important pour générer une haute tension, de la technologie submicronique de tension faible, parce que presque tous les circuits pour le système de stimulation sont mises en œuvre dans les technologies submicroniques.  Dans les dernières années, les membres du laboratoire Polystim ont travaillé sur la génération de haute tension, mais tout en technologie à haute tension.  Notre objectif dans ce projet est de générer une tension élevée dans la même technologie qui est utilisée pour presque tous les circuits, ce qui conduit à la possibilité de mise en œuvre du module de stimulation tout intégralement dans une seule puce qui est hautement souhaitable pour optimiser la consommation d'énergie zone, et l'intégration.

 

 

PROBLÉMATIQUE :

 

L'interface formée avec l'électrode de stimulation et les tissus biologiques a une impédance très variable.  Cette impédance étant non linéaire, le courant de stimulation est souvent préféré à la stimulation de tension dans de nombreuses applications pour les raisons de sécurité.  Selon le courant nécessaire et l'impédance interface électrode-tissu, la tension requise est d'environ 20 V.  Il y a eu des travaux effectués sur ce sujet, mais aucun d'entre eux n’est en technologie CMOS 0,13 um.  En raison de la consommation d'énergie et les questions de 0,13 um région technologie CMOS est beaucoup plus recherché, mais en même temps que certains problèmes se produit.  Le premier défi est que la technologie est une technologie bien triplé qui fournit des problèmes pour générer une tension négative.  Le second défi est que la tension de claquage est beaucoup plus faible que celle de la technologie à haute tension qui crée une limite concernant la gamme de tension de sortie.  Le troisième défi est que la question latchup est un gros grand pour générer une tension négative.  Le quatrième défi est de maintenir la consommation d'énergie à un niveau souhaité.

 

 

MÉTHODOLOGIE :

 

·         Réaliser une revue de la littérature sur la conversion DC-DC dans toutes les technologies disponibles, non-cumul des générateurs d'horloge et de décalage de niveau.

·         Choisir des générateurs de puissance ou horloge efficace et de décalage de niveau.

·         Mettre en œuvre les circuits précités en utilisant la technologie CMOS 0,13 um.

·         Simuler des circuits conçus et vérifier leurs performances.

·         Préparer le plan d'aménagement pour la meilleure conception de simulation.

·         Fabrication des puces en technologie CMOS 0,13 um.

 

 

RÉSULTATS :

 

Les résultats de simulation montrent que la sortie de la pompe de charge est de ±10V.  Les prévisions de la conception est inférieure à 1,5 mm x 1,5 mm.  En fin de compte, la puce est entièrement intégrée et la consommation électrique est inférieure à 20 mA.

 

KARIMIAN-SICHANY, Masood 

DIPLÔME : Ph.D.

 

 

TITRE :

 

Conception et implémentation d’une interface de capteur intelligent dans un réseau de capteurs avioniques.

 

 

RÉSUMÉ :

 

L'objectif de l'article de design Interface intelligente de capteur (SSI) est de construire une interface universelle fiable qui doit être souple et configurable à ajustement à l'aide de diverses technologies de capteur de position (classiques, MEMS et photoniques) et convertir la sortie du capteur numérique de données qui seront utilisées dans le réseau de capteurs avioniques.  L'interface proposée sera conçue et mis en œuvre avec les technologies CMOS état de l’art.  Ce dernier, parmi les spécifications les plus importantes de toutes les propriétés de l'interface, est adopté pour réduire le câblage de capteurs et actionneurs.  En raison de l’usage avionique de SSI, la fiabilité, la faible consommation d'énergie et la complexité d'interconnexion réduite sont les principales caractéristiques de la conception qui devrait être atteint dans le circuit de mise en œuvre final.

 

 

PROBLÉMATIQUE :

 

Un capteur compteur de hauts canaux et un dispositif d’actionnement sont nécessaires pour s'attaquer à un nombre croissant de fonctions dans un avion, où une gamme de capteurs de déplacement linéaire et rotatif pour fournir des informations, requises par l'opération de contrôle de vol.  Avec la technologie avionique traditionnelles, ces dispositifs de connexion entraînent des faisceaux de câbles encombrants.  Les normes de sécurité rigoureuses des systèmes d'avionique nécessitent l'installation redondante de toutes les composantes à bord, qui en outre aggrave la situation.  Avec les énormes progrès réalisés dans le domaine de la photonique et des MEMS, il y a possibilité d'offrir une solution robuste et une alternative à faible coût pour la détection de la position.  Afin de réduire la complexité d'interconnexion et d'accroître la fiabilité de ces capteurs et actionneurs, il est d'un grand intérêt pour concevoir une interface universelle de capteur pleinement intégré basé sur les technologies CMOS.

 

 

MÉTHODOLOGIE :

 

La recherche dans le cadre de ce projet se déroulera en quatre phases.  Tout d'abord, on devrait effectuer une revue de la littérature.  Le prototypage avec des dispositifs discrets est la prochaine étape dans laquelle les appareils et éléments COTS peuvent servir à mettre en œuvre l'interface.  Après vérification et validation du prototype, un design à demi-personnalisé sera mis en œuvre comme un circuit intégré compact et à faible coût en utilisant des technologies CMOS.  Dans la phase finale, une interface complètement personnalisée sera conçue, mise en place et mise au point comme un module IP qui pourrait potentiellement être intégré dans un ou plusieurs des capteurs développés.

 

 

RÉSULTATS :

 

Le prototype est maintenant implémenté et est à l'essai pour validation et vérification.  Il doit être testé avec différents capteurs et également avec l'interface bus.

 

KHAMSEHASHARI, Elham

DIPLÔME : M.Sc.A.

 

 

TITRE :

 

Circuit de lecture destiné à un capteur d’images CMOS en mode courant.

 

 

RÉSUMÉ :

 

Dans ce projet, nous proposons un capteur d’images à gamme dynamique élevée pour acquérir et transmettre les images à un contrôleur externe et aussi le circuit DRS (Delta Reset Sampling) pour enlever le bruit de patron fixe.  Il possède avec le circuit comparateur de courant, l’avantage de deux modes d’opération, linéaire et logarithmique, ainsi que le mode courant pour augmenter la gamme dynamique.  La technologie choisie pour la conception est le CMOS 0.35µm.

 

 

PROBLÉMATIQUE :

 

L’objectif principal de ce projet est un capteur d’images ayant une gamme dynamique élevée.  Les tensions d’alimentation diminuant de plus en plus, la gamme dynamique du pixel diminue.  En fonctionnant en mode courant, nous arrivons à obtenir une gamme élevée au-delà de 120 dB.  Un autre avantage de pixel en mode courant est la tension de sortie fixe pour éliminer le besoin de charge et décharge du condensateur de colonne pendant la lecture.  L’inconvénient principal du mode courant est la sensibilité au bruit de patron fixe.  Pour l’enlever, nous utilisons le circuit DRS, en mode courant pour chacune des colonnes de la matrice de pixel.  La partie innovatrice importante du projet consistera à concevoir des circuits DRS et comparateur de courant qui sont efficaces pour les modes d’opération linéaire et logarithmique et pourra aussi détecter dans lequel des deux modes se situe le pixel de façon à réaliser, à l’étage subséquent, une conversion analogique-numérique adéquate.

 

 

MÉTHODOLOGIE :

 

La première étape du projet consiste à définir les spécifications du circuit de lecture.  Il faut aussi tenir compte des bruits dans le pixel qui représentent une limitation importante en performance de capteur d’images, particulièrement pour les faibles illuminations.  Par la suite, les simulations en CMOS 0.35µm doivent suivre en imposant des bruits pour comparer avec les résultats calculés et déterminer les failles afin d’améliorer la performance du capteur.  Finalement, après fabrication, les tests du système doivent suivre pour valider et vérifier les résultats de simulation et évaluer les caractéristiques du pixel réel.

 

 

RÉSULTATS :

 

Les résultats expérimentaux en provenance d’une première fabrication du circuit de capteur d’image reçu à l’hiver 2010 sont concluants.  Un second ensemble de l'architecture proposée a été reçu et est maintenant sous test.

 

KOWARZYK MORENO, Gilbert

DIPLÔME : Ph.D.

 

 

TITRE :

 

Développement d‘un algorithme de recherche et de simulation de codes convolutionnels doublement orthogonaux parallèle et implicitement-exhaustif pour plateforme de calcul à haute performance.

 

RÉSUMÉ :

 

Le présent projet est une suite logique des travaux entrepris par le GRM portant sur la recherche de codes convolutionnels doublement orthogonaux (CDO) et de leurs variantes. Ceux-ci sont utilisés pour l‘implémentation de décodeurs à seuil itératif et à architecture configurable ayant des caractéristiques désirables en termes de latence, de complexité et de performance en correction d’erreurs. La principale motivation de ce travail est de concevoir, implémenter et optimiser un algorithme de recherche permettant de trouver, dans un temps de calcul réduit, des codes optimaux de type CDO au sens large et CDO simplifiés (S-CDO). La nouvelle technique combine plusieurs améliorations algorithmiques et un usage plus efficace des ordinateurs multi-cœurs pour réduire le temps de calcul et pour permettre l’obtention de nouveaux codes plus courts, ainsi que de nouveaux codes optimaux.

 

PROBLÉMATIQUE :

 

Avec l’omniprésence des moyens de communication électroniques et le besoin d’une bande passante de plus en plus grande, il devient important à la fois d’avoir des communications fiables et de trouver des techniques maximisant le débit d’information utile. Le décodage à seuil itératif permet de minimiser la probabilité d’erreurs de transmission et offre une alternative intéressante aux décodeurs turbo à latence et complexité généralement plus élevées. Ce travail concerne l’accélération de la recherche de codes CDO simplifiés et au sens large. Les codes obtenus seront utilisés pour la conception de décodeurs CDO à basse latence et bonne performance en correction d’erreurs.

 

MÉTHODOLOGIE :

 

La première phase de ce projet consiste à analyser l’algorithme référence pour la recherche de CDO et d’identifier les goulots d’étranglement associés. Dans une deuxième phase, un algorithme parallèle et implicitement-exhaustif pour la recherche et simulation de codes CDO (au sens large, simplifiés et récursifs) sera développé et implémenté. Celui-ci mettra en œuvre des techniques permettant d’utiliser de façon plus efficace le matériel à multi-cœurs, et d’éliminer (ou de réduire) les délais associés aux goulots d’étranglement de l’algorithme de référence. Des techniques permettant d’arrêter et de redémarrer la recherche de codes seront développées : ceci est nécessaire car le temps d’exécution du logiciel parfois excède le MTBF de la machine où il a été lancé. Dans une troisième phase, les leçons apprises seront utilisées pour développer un algorithme adapté à l’usage du GPGPU ou des plateformes de développement à processeurs hétérogènes. Des tests seront effectués afin de pouvoir comparer les nouvelles performances et d’assurer que la recherche est toujours exhaustive et valide.

 

RÉSULTATS :

 

Un algorithme parallèle implicitement-exhaustif fut développé et implémenté. Les performances du nouveau logiciel de recherche sont entre 3 et 4 ordres de grandeurs meilleures par rapport à l’algorithme de référence. De nouveaux codes plus courts et de nouveaux codes optimaux furent trouvés et validés. L’ajout de techniques pour arrêter/redémarrer la recherche fut complété. Le développement de nouveaux algorithmes pour le calcul de type GPGPU est présentement en cours.

 

KROUCHEV, Nedialko

DIPLÔME : Ph.D.

 

 

 

TITRE :

 

Micro stimulation optimale du tissu nerveux – des modèles aux dispositifs.

 

 

 

RÉSUMÉ

 

 

 

PROBLÉMATIQUE :

 

·         Développer des outils permettant de simuler la stimulation du cortex visuel pour des courants électriques et ainsi contribuer au design optimal des dispositifs développés.

 

·         Comprendre les mécanismes électro physiologiques d’activation des neurones et ainsi à améliorer les protocoles de stimulation, par l’étude de la distribution spatio-temporelle à la fois des champs générés par la stimulation et de l’activation neuronale qui en résulte.

 

 

 

MÉTHODOLOGIE :

 

Des modèles qui fournissent une représentation réaliste de la géométrie et des propriétés électriques du dispositif de stimulation et d’autres spécifiant l’interface entre le dit dispositif et le milieu extracellulaire cortical de l’aire, où le dispositif est implanté.  Procéder en augmentant graduellement la complexité du modèle.

 

Ajouter ensuite une représentation du milieu neuronal, en utilisant d’abord l’approche classique où les neurones sont unidimensionnels et n’affectent pas le champ extracellulaire puis une approche bi domaine et enfin en tenant compte de la nature discrète des neurones.

 

Des simulations tenant comptent de l’organisation rétinotopique et des propriétés de sélectivité du répertoire cortical pour faire le lien entre les régions stimulées et le stimulus visuel évoqué.

 

Finalement, les résultats de modélisation seront validés en collaboration avec des équipes en électrophysiologie et psychologie.

 

 

 

RÉSULTATS :

 

La première étape qui est en cours se concentre sur la reproduction de la matrice d’électrodes, de l’interface avec le milieu extracellulaire, et des propriétés de ce dernier.  Confrontant les résultats du modèle avec les résultats expérimentaux déjà disponibles, nous ajusterons les paramètres, notamment quand à l’homogénéité de la résistance des électrodes, à l’impédance de l’interface liquide électrodes et du milieu extracellulaire.

 

 

 

LAFLAMME-MAYER, Nicolas

DIPLÔME : M.Sc.A.

 

 

TITRE :

 

Conception et réalisation d’un réseau de distribution de puissance d’une carte de prototypage rapide de systèmes.

 

RÉSUMÉ :

 

Le projet DreamWafer™ est un projet de recherche conjoint entre l’UQO, l’UQAM et l’École Polytechnique de Montréal (ÉPM) ainsi que des partenaires industriels visant à créer une carte innovatrice de prototypage rapide de systèmes.  Plusieurs circuits intégrés (ICs) sont déposés aléatoirement sur cette carte WaferBoard™, qui est ensuite configurée pour interconnecter ces ICs par des liens physiques configurables à l’aide de circuits actifs dans une tranche de silicium (WaferIC™) comme le ferait un circuit imprimé.

 

PROBLÉMATIQUE :

 

L’objectif principal consiste à étudier le réseau de distribution de puissance du WaferBoard™ et de réaliser des plots configurables multi-usages pour le WaferIC.  Le défi de ce projet est de réussir à concevoir un réseau d’entrées-sorties (plots) à commutation rapide, pouvant soutenir un fort courant, maintenir un niveau de tension constant, le tout sur une surface restreinte de silicium.  De plus, les plots devront idéalement fournir une tension programmable.

 

MÉTHODOLOGIE :

 

Pour y arriver, un modèle du réseau de distribution des alimentations du WaferBoard™ sera créé.  Des designs de régulateurs distribués seront élaborés avec des contraintes de surface et de performance.  La fonctionnalité de tels circuits sera validée au moyen d’outils de CAO tel que CADENCE avec une technologie CMOS de 180nm.  Là où les solutions les plus prometteuses seront ensuite dessinées, fabriquées et testées dans cette même technologie pour valider leur comportement et leur performance.

 

·         Comparaison d’architecture pour déterminer l’option la plus prometteuse afin d’obtenir plusieurs références de tension programmables stables en température et stables par rapport à VDD ;

·         Design d’un DAC programmable combiné avec un bandgap en schématique à l’aide de Cadence ;

·         Design d’un bandgap avec plusieurs branches de sortie à plusieurs niveaux de tension programmable en schématique à l’aide de Cadence ;

·         Choix de l’architecture la plus prometteuse et design du layout avec Cadence ;

·         Investigation, choix et design d’un régulateur de tension programmable en schématique avec Cadence ;

·         Layout de l’architecture la plus prometteuse avec Cadence ;

·         Fabrication d’un prototype ;

·         Test du prototype ;

·         Rédaction d’articles.

 

RÉSULTATS :

 

Une puce a été fabriquée en technologie 180-nm avec la fonderie TOWER.  Les résultats expérimentaux ont démontré que les régulateurs linéaires embarqués peuvent fournir un courant DC statique de 110mA pour les tensions programmables de 1.0, 1.5, 1.8, 2.0, 2.5 et 3.0V.  Leurs performances dynamiques démontrent une impédance d’environ 1 ohm pouvant réguler une charge à 10 MHz.  L’I/O intégré peut également être programmé pour les mêmes tensions et a été testé jusqu’à 10 MHz expérimentalement et 350 MHz en simulation post-layout.

 

 

LAFRANCE, Pierre